缓解NBTI效应引起的集成电路老化技术研究

摘要

集成电路制造工艺的不断进步，带来电路性能上的极大提升和制造成本的不断降低，但同时也使得集成电路系统的可靠性问题变得更加严峻。当集成电路中晶体管的工艺尺寸在45纳米及以下时，由负偏置温度不稳定性(Negative Bias Temperature Instability，NBTI)引起的电路老化，成为影响集成电路可靠性的主要因素。本文针对NBTI引起的电路老化问题进行研究，主要工作如下:
　　首先，介绍了电路老化的基础知识和引起电路老化的几个因素，并对纳米工艺水平下NBTI效应成为引起电路老化主要因素的原因进行重点分析。
　　其次，详细分析了NBTI效应的3种预测模型:静态NBTI模型，动态NBTI模型和长期NBTI模型，并在长期NBTI效应模型的基础上，对现有的缓解NBTI效应引起电路老化的方法进行分类介绍，并对这些方法的优缺点进行总结比较。
　　接着，现有的用于缓解NBTI效应导致电路老化的传输门插入(Transition Gate-based，TG-based)方法，在获取关键门的过程中只考虑了电路单条路径上的老化情况，未考虑保护路径与关键门之间的相关关系，导致获取的关键门冗余。针对这一问题，本文提出了一种基于路径间相关性的缓解NBTI效应的TG-based方法，该方法通过考虑保护路径与关键门之间的相关关系，定义权值，来更加精准的识别路径中的关键门，再对获取的关键门进行插入传输门保护。
　　最后，基于32纳米晶体管工艺的ISCAS'85、ISCAS'89基准电路就本文方法和现有方案进行对比实验，实验数据显示，本文所提的方法对电路老化的平均时延改善率为38.18％，平均面积开销相比现有的方案改善了61.8％。

目录

声明

摘要

1 绪论

1．1 研究背景及意义

1．2 NBTI效应的国内外研究现状

1．2．1 NBTI效应预测技术研究现状

1．2．2 NBTI效应的防护技术研究现状

1．3 本文的研究工作内容

1．3．1 课题来源

1．3．2 研究内容及主要创新点

1．4 论文的组织结构

2 电路老化基础知识

2．1 NBTI效应及建模

2．1．1 NBTI效应

2．1．2 NBTI建模

2．2 SPICE仿真工具

2．2．1 HSPICE的简介与使用流程

2．2．2 HSPICE的常用语句介绍

2．2．3 DC工具简介

2．3 静态时序分析软件

2．4 本章小结

3 经典的缓解NBTI效应引起的电路老化技术

3．1 长期NBTI效应预测模型分析

3．2 输入向量控制技术(IVC)

3．2．1 单输入向量控制(S-IVC)

3．2．2 多输入向量控制(M-IVC)

3．3 门替换技术(GR)

3．4 插入传输门技术(TG-Based)

3．5 本章小结

4 基于路径相关性的TG-based缓解电路老化

4．1 现有方法存在的问题

4．2 解决方案的提出

4．3 获取潜在关键路径集合

4．4 获取保护路径集合

4．4．1 本文所用的晶体管老化时延模型

4．4．2 保护路径集合的获取

4．5 获取关键门集合

4．6 插入传输门算法

4．7 实验结果与分析

4．7．1 实验条件

4．7．2 实验结果分析

4．8 本章小结

5 总结与展望

5．1 本文工作总结

5．2 未来工作展望

参考文献

致谢

作者简介及读研期间主要科研成果