0.18μm无边距接触孔干法刻蚀工艺的开发

摘要

本论文开发了O．18微米技术无边距接触孔干法刻蚀工艺，特别是利用公司现有设备，在没有外来可参考技术的背境下，开发出满足产品要求的刻蚀工艺。 论文根据0．18微米工艺对接触孔和多晶硅或有源区的边距只有0．01微米的特殊要求，指出了现有设备和现有工艺所遇到的问题，然后针对面临的主要问题，即因为刻蚀速率选择比不够高而造成的对金属硅化物的过刻蚀，既而造成电阻过大甚至器件漏电的问题，作了两方面的改进。 通过改变层间膜(PMD)的结构来扩大工艺窗口，在金属硅化物形成后直接生长一层刻蚀阻挡层(etch-stoplayer)，我们采用了氮氧化硅、利用高的刻蚀速率选择比(氧化硅／氮氧化硅)，可以使所有不同结构的接触孔(多晶硅上和有源区上)刻蚀都能够停在这层阻挡层上，然后再一起刻掉剩下的阻挡层。这可以消除不同结构的孔因为深度不同而造成的刻蚀量不一样问题，也可以消除因为前工序成膜厚度不均匀而对刻蚀造成的影响。 利用现有工艺气体，通过调节主要刻蚀气体(C5F8和02)的组成比例来调试刻蚀程序，提高刻蚀速率选择比(氧化硅／氮氧化硅)，使孔能够停在阻挡层上。根据DOE实验数据还得到了氧化层刻蚀中止的工艺窗口，即(C5F8／02)的比例在90％的边界线，还得到了因为低选择比而会把阻挡层刻穿的工艺窗口边界。 进一步，我们把氧化膜刻蚀分成两步：第一步利用低选择比条件以防止氧化层刻蚀中止，第二步利用高选择比条件以防止刻蚀阻挡层刻穿。这样可以进一步扩大工艺窗口，提高工艺稳定性。 最后我们通过电学测试结果和失效分析证明了新工艺开发的成功。

目录

文摘

英文文摘

第一章 前言

第二章 CMOS工艺流程概述

第三章 干法刻蚀原理

第四章 新的刻蚀工艺的开发

第五章 电学测试和失效分析

第六章 总结

专利申请：

参考文献

谢辞

论文独创性声明及论文使用授权声明