32位微处理器数字CMOS延迟锁相环的设计

摘要

随着集成电路技术的飞速发展，微处理器的工作频率在不断的提高。据了解，国际上的大公司例如英特尔已经推出主频为3GHz的微处理芯片，可见当今的集成科技发展之快。一般通用的微处理器的芯片的主频在百兆赫兹之上，但由于 PCB技术的限制，主板很难为芯片提供高于200MHz的时钟信号。
　　锁相技术很好的解决了频率这个问题，但新的问题很快又摆在我们的面前。随着人们对低功耗、短锁定时间、时钟抖动以及可重用性等方面技术的逐步认识和提高，不得不提出新的设计来满足各方面的需求。传统的锁相技术一直都依赖于其中的大量的模拟电路部分，使得其设计过程变得复杂和难以掌握，而且功耗和严重的时钟抖动一直都很让我们头痛。全数字延迟锁相环的出现，让人们对锁相技术有了更深一层的认识。
　　全数字延迟锁相环虽然是用数字器件代替了模拟器件，但实现的功能是和模拟器件一样，使得系统时钟和反馈时钟同步。这就是其最可贵的地方。数字器件组成的电路不仅电路结构简单化，而且功耗低，时钟抖动少，具有很强的可重用性。因此，全数字延迟锁相环技术已经成为近年来大家争相研究的热点[1]。
　　在全数字时钟产生电路的设计过程中，如何提高控制精度一直是阻碍其发展的一个难点。而提高控制精度的关键技术就是延迟单元的设计。本文在对延迟单元进行了系统的分析和研究后，提出了一款新的延迟单元结构，并对其做了一些改进。电路结构不但具有很好的控制精度和控制线性度，而且设计过程简单，对延迟量的预估准确。
　　基于延迟锁相环(DLL)的时钟产生电路具有很多锁相环(PLL)电路所没有的优势，本文结合上述延迟单元电路的设计研制了一款基于全数字时钟产生的芯片，并在中芯国际0.18umCMOS工艺线上流片。该芯片的参考时钟为80~133MHz,比同档次时钟电路设计具有更小的芯片面积、更低的功耗和更短的锁定时间，达到了较高的性能指标。

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第一章 绪论

1.1 锁相技术发展历史

1.2 研究背景

1.3 本文介绍的内容

1.4 本文的重点和难点

第二章 模拟集成电路的电路和版图设计流程

2.1 模拟集成电路设计的仿真工具

2.2 模拟集成电路的版图设计和物理验证

第三章 PLL，DLL原理以及PLL与DLL的比较

3.1 PLL锁相环

3.2 DLL延迟锁相环

3.3 PLL与DLL的比较

第四章 DLL的电路设计

4.1 概述

4.2鉴相器

4.3 延迟单元

4.4 控制逻辑的设计

4.5 可调延迟线的设计

第五章 全局仿真及存在的问题

5.1 全局仿真

5.2 仿真存在的问题

5.3 DLL系统分析

第六章 版图

6.1 版图设计因素

6.2 其他因素

第七章 总结与展望

致谢

参考文献