由分段式快慢延迟链与单个延迟锁相环构成的数字脉宽调制器

摘要

本发明公开了一种由分段式快慢延迟链与单个延迟锁相环构成的数字脉宽调制器，用于解决现有数字脉宽调制器转换精度低的技术问题。技术方案是利用快、慢两段延迟链组成电路的整体延迟链，在提高DPWM分辨率的同时，可降低外部输入时钟的频率，并减小电路的功耗和面积开销。加入包含整体延迟链的单个延迟锁相环，形成闭环反馈控制机制，抑制各延迟单元的延迟时间随制造工艺、电源电压和工作温度的漂移，以提高快、慢延迟链中延迟单元的延迟时间精度，进而提高DPWM的转换精度，同时降低电路复杂度。本发明具有外部输入时钟频率低、电路结构简单、分辨率和转换精度高、功耗和面积小的特点，尤其适用于数字控制DC‑DC开关变换器中。