基于0.18μm CMOS工艺的全数字锁相环设计

摘要

锁相环路己在很多领域中得到了极其广泛的应用，例如模拟和数字通信领域以及无线电电子学等领域，尤其是在数字通信中的调制解调和相位同步中通常用到各式各样的锁相环。在集成化的今天，全数字锁相环与传统的锁相环相比，具有可移植性强、抗干扰能力强、可编程、易集成、可测性好等优势。因此研究一种频率稳定性好、抗干扰能力强和同步性能好的锁相环具有非常重要的意义。
　　本论文采用TSMC0.18μm CMOS工艺，设计了一款全数字锁相环(All digital phase locked loop，ADPLL)，该锁相环可为系统芯片(System-On-a-Chip，SOC)系统提供高质量时钟。它主要由四个模块组成，分别是鉴相器，控制器，数控振荡器以及可编程分频器。这里的参考时钟由SOC提供，一般为几十兆赫兹。数控振荡器的输出频率经过可编程分频器的分频后得到分频时钟。分频系数N即为参考时钟的倍频系数，即当ADPLL频率锁定后，分频时钟与参考时钟的频率一致，此时振荡器输出频率为参考时钟频率的N倍，因此可以通过改变分频系数从而得到不同的频率的时钟输出。电路设计中，鉴相器采用全定制差分对结构且几乎零死区，高精度数控振荡器并采用环形结构。采用三阶锁定算法以进行频率的锁定和抖动的减小。三阶锁定算法即通过二分搜索法进行频率的初步锁定，然后通过均值搜索法进行初步的锁相，最后通过抑制滤波窗以减小抖动。
　　后仿真结果表明，该锁相环输出时钟范围为168MHz～516MHz，当参考时钟频率为20MHz，可编程分频比为10∶1时，输出频率为200MHz，锁定时间为27.7μs，峰峰值抖动为254ps，平均功耗为2.9mW，芯片面积为0.18mm2，逻辑功能正确，达到了设计指标要求。

目录

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摘要

第一章 绪论

1．1 课题背景与意义

1．2 国内外研究现状

1．3 研究内容与设计指标

1．4 论文的组织结构

第二章 锁相环基本理论

2．1 模拟锁相环介绍

2．1．1 基本结构和原理

2．1．2 模拟锁相环的数学模型

2．1．3 电荷泵锁相环

2．2 数字锁相环介绍

2．2．1 基本结构和原理

2．2．2 数字锁相环的数学模型

2．2．3 全数字锁相环介绍

2．3 全数字锁相环与电荷泵锁相环的比较

2．4 本章小结

第三章 全数字锁相环设计

3．1 鉴频鉴相器设计

3．1．1 PFD的非理想特性

3．1．2 零死区PFD的电路设计

3．2 数控振荡器设计

3．2．1 DCO的抖动和功耗分析

3．2．2 基于反相器的环形DCO设计

3．3 可编程分频器设计

3．3．1 DMP设计

3．3．2 Pulse-Swallow型可编程分频器设计

3．4 控制器设计

3．4．1 频率初锁

3．4．2 初步锁相

3．4．3 抖动减小

3．5 系统复位信号设计

3．6 可综合代码的编写注意事项

3．7 本章小结

第四章 全数字锁相环的后端设计

4．1 ASIC流程介绍

4．2 ASIC后端设计

4．2．1 逻辑综合

4．2．2 数据准备

4．2．3 布局规划

4．2．4 布局

4．2．5 时钟树综合

4．2．6 布线

4．2．7 可制造性设计并输出版图文件

4．3 ADPLL整体版图设计

4．4 本章小结

第五章 全数字锁相环的后仿真与测试方案

5．1 ADPLL后仿真

5．2 测试方案

5．3 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

参考文献

致谢

攻读硕士学位期间发表的论文