0.13μm CMOS工艺中ESD防护结构设计

摘要

集成电路经过一段时间的发展，现在要求速度越来越高，集成度也越来越高，成本越来越低，这就使得特征尺寸的越来越小以及使用了先进的轻掺杂漏(LDD)结构和silicided-diffusion等先进工艺技术，从而造成芯片承受的静电能力越来越低。可是静电并不会因为这些改变而减小，所以对于深亚微米CMOS集成电路ESD防范尤为重要。 为了达到一款DSP(Digital Signal Processor)芯片静电防护的要求，设计出了同时具有栅耦合结构和衬底触发结构优点的静电防护结构，并应用了一些关键的版图设计及全芯片防护设计，使防静电能力达到预期的效果。 论文首先介绍了静电放电现象及对CMOS集成电路造成的影响，接着详细的介绍了静电放电模型以及工业标准和静电放电测试方面的知识，然后提到了静电放电防护之基本概念，详细介绍了常用的防护器件及常用的静电防护结构，接着基于Charterod 0.13um CMOS工艺对此款芯片进行静电防护电路进行设计，设计方案结合了动态浮接栅耦合结构专利的优点，设计出了同时具有栅耦合结构和衬底触发结构优点的静电防护结构。并对其中的一些关键参数仿真分析，同时采用了一些关键的版图设计，有效降低了静电防护结构的触发电压和箝位电压，并获得了更好的均匀触发特性。最后考虑了全芯片的防护，由于这款芯片目前还没有流片，但可以预测其HBM模型静电放电测试结果为全芯片防静电能力达到4kV以上，并能成功的用于此芯片。 本论文在实际应用和静电防护理论知识的基础上，设计出具有高静电防护能力的ESD结构，但在器件级仿真方面尚未涉足，今后将用比较精确的模型和优秀的仿真软件，对器件做进一步的仿真分析。使防静电结构更优化。

目录

文摘

英文文摘

声明

第一章引 言

1.1日常生活中的ESD现象及对CMOS集成电路的影响

1.2 CMOS集成电路对ESD效应的防护措施

1.3深亚微米集成电路对ESD保护技术的新要求

1.4论文的主要工作和内容安排

第二章静电放电模型以及工业标准

2.1人体放电模型(Human-Boby Model HBM)

2.2机器放电模型(Machine Model，MM)

2.3器件充电模型(Charged-Device Model，CDM)

2.4电场感应模型(Field-Induced Model，FIM)

第三章静电放电的测试

3.1静电放电测试组合

3.1.1 I/O Pin的静电放电测试

3.1.2 Pin-to-Pin的静电放电测试

3.1.3 Vdd对Vss的静电放电测试

3.1.4模拟集成电路管脚的静电放电测试

3.2静电测试方式

3.3静电放电失效判断

3.4静电放电测试结果的判读

第四章静电放电防护设计的基本概念

4.1常用的保护器件

4.1.1电阻

4.1.2传统的二极管

4.1.3双极型晶体管

4.1.4 NMOS型晶体管

4.1.5场管

4.1.6可控硅SCR

4.2常用的静电放电保护结构

4.2.1反偏二极管

4.2.2栅接地NMOS结构

4.2.3栅耦合NMOS结构

4.2.4衬底触发FOD结构

4.2.5 SCR结构

第五章全芯片的静电防护设计

5.1标准单元库输出驱动级介绍

5.2栅耦合结构的设计

5.3动态式浮接栅耦合结构的设计

5.4动态浮接栅耦合结构中必须注意的几个关键参数

5.5版图设计

5.5全芯片的静电保护

5.5.1电源、地之间的防护

5.5.2多电源防护方案

第六章结论与展望

致谢

参考文献

研究成果