CMOS工艺静电保护电路与器件的特性研究和优化设计

摘要

随着半导体工艺的发展，特别是CMOS工艺的特征尺寸不断减小以及各种新型工艺步骤的引入，半导体器件和电路对电过应力的天然承受能力在持续下降。而人们对于集成电路更高性能的追求，又使得静电放电（ESD）保护的设计更加困难。本文主要研究了在微米和纳米CMOS技术条件下，电路级和器件级的ESD保护的设计问题。从ESD测试、失效分析、ESD器件研究和电路设计等方面进行了分析研究。主要研究工作和成果如下：
　　1.论文对ESD的一些基本概念进行了阐述，包括产生机理、测试模型、测试方法、失效分析、常用防护手段等方面。
　　2.对ESD防护器件进行研究和改进设计。首先阐述了选用ESD防护器件的基本条件，对几种常用的ESD防护器件进行说明和对比，分析其优缺点和存在问题。然后以当前的研究热点SCR器件作为主要研究对象，探讨了SCR的主要问题，即开启电压、维持电压和寄生参数。最后，通过仿真对SCR器件进行了优化讨论。
　　3.设计ESD电源箝位电路。ESD电源箝位电路是ESD防护中的必要一环，本文首先介绍了RC触发型箝位电路，分析了RC网络基本工作原理，推导了RC网络的时间常数选取原则。对0.18μm工艺，提出一种双下拉路径结构，以减小传统电路中RC网络的版图面积；在90nm工艺下MOSFET栅极漏电问题变得十分显著并且带来很大的静态漏电，在讨论过该问题后，本文提出两款低漏电的箝位电路设计，一款采用改进型RC网络，一款利用MOSFET栅极漏电触发SCR，均达到了减小漏电的目的。最后研究了电压触发的箝位电路，由于其触发效率较低，一般采用反馈来提高触发效率，但是这又存在闩锁问题，本文把RC触发和电压触发结合起来，避免了闩锁问题，又由于此RC网络经过改进，所带来的版图面积增加很小。
　　4.高压容限ESD箝位电路在大规模SoC中使用很频繁，由于既要保证相当的泄放能力，又要保证防护电路能承受高压应力，使得它的设计是一个更加复杂的问题。本文首先讨论了高压容限全芯片ESD保护策略，指出已有两种形式的优缺点并加以改进。然后回顾了近年来的多种高压容限ESD电路，在这些已有技术的基础上，针对0.18μm工艺对已有技术进行优化设计，在90nm工艺下则提出两款新型电路，其中第一款RC触发型是由利用栅极漏电触发的电源箝位电路发展而来，第二款RC触发型则不需要Deep N-well工艺步骤。
　　综上所述，本文以普通的CMOS工艺为基础，在微米级和纳米级尺度下研究了ESD防护器件SCR、电源箝位电路和高压容限箝位电路，分析了各自存在的问题，并从器件和电路结构上提出一些改进设计，获得了一些有意义的结果，为相关ESD设计提供了指导。

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第一章 绪论

1.1 选题缘由和意义

1.2 ESD防护基本原理

1.3 本文内容安排

第二章 ESD测试、失效分析和工艺影响

2.1 静电放电测试类型

2.2 静电放电测试方案

2.3 失效分析

2.4 工艺对ESD防护的影响

2.5 本章小结

第三章 SCR器件研究与设计

3.1 ESD保护器件基础

3.2 SCR器件物理

3.3 现有SCR改进技术

3.4 SCR结构优化

3.5 本章小结

第四章 ESD电源箝位电路设计

4.1 典型ESD电源箝位电路

4.2 双下拉路径ESD电源箝位电路

4.3 纳米级CMOS工艺的栅极漏电问题

4.4 纳米级工艺低漏电ESD电源箝位电路

4.5 电压触发型ESD电源箝位电路

4.6 本章小结

第五章 高压容限ESD箝位电路设计

5.1 高压容限接口电路及其全芯片ESD防护体系

5.2 现有高压容限ESD箝位电路

5.3 0.18微米工艺高压容限ESD箝位电路设计

5.4 90nm工艺高压容限ESD箝位电路设计

5.4 本章小结

第六章 结论和展望

6.1 本文的主要贡献

6.2 今后的研究和发展方向

参考文献

致谢

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