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【2h】

Design on power-rail ESD clamp circuit for 3.3-V I/O interface by using only 1-V/2.5-V low-voltage devices in a 130-nm CMOS process

机译：采用130-nm CmOs工艺中的1 V / 2.5 V低压器件设计3.3 V I / O接口的电源轨EsD钳位电路

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Ming-dou Ker; Senior Member; Wen-yi Chen; Kuo-chun Hsu;
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年度 2015
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