2.5Gb/s全数字时钟数据恢复电路的设计及宽范围数控振荡器的研究

摘要

随着网络时代的到来，海量数据的传输、高清图像的处理、网络通信等应用对通信系统带宽的要求越来越高，高速串行通信技术越来越成为国内外研究的热点。在整个高速串行系统中，时钟数据恢复电路占据着重要的地位，也是提升系统速率的主要瓶颈。
　　本文研究了全数字时钟数据恢复电路的设计，该时钟数据恢复电路采用0.18μm CMOS工艺设计，当输入速率为2.5Gbps的伪随机数据时，能够恢复出1.25GHz半速率时钟以及对应的两路速率为1.25Gbps的数据。电路采用半定制电路与全定制相结合的方法设计，其中鉴频器、鉴相器、数控振荡器、锬定指示电路以及分接电路单元为全定制方法实现，相位锁定及抖动压缩模块为半定制方法实现。鉴频器采用了概率增强电路提高了检测频率的正确性，数控振荡器则采用四级环形差分单元的结构，使得输出频率与数控振荡器调谐字之间的线性度更好并且采用快速锁定算法模块来加速整个系统的锁定过程。初步锁定后，为了进一步减小输出时钟的抖动，在环路中还加入了抖动压缩滤波器。该电路已完成了版图设计并流片，芯片面积为0.46×0.56mm2，其中核心面积为0.23×0.34mm2。后仿真结果显示全数字时钟数据恢复电路输出时钟的抖动小于30ps，在1.8V电源电压下，其功耗小于12mW，满足设计要求。
　　本文还采用0.13μm BiCMOS工艺设计了宽范围数控振荡器。首先根据宽频率范围的要求确定了数控振荡器的基于三态门反相器多路并联结构，并根据工艺特点选择了BiCMOS的N型反相器作为延时单元;之后根据设计要求确定了粗调谐及细调谐字的位数，最后完成了版图的设计与后仿真。数控振荡器的后仿真结果显示其振荡频率范围为1.5GHz到4.5GHz，输出频率为4.5GHz时，抖动小于5ps，其起振时间小于10ns，满足设计要求。
　　在当前各种通信系统的带宽不断增加的情况下，本文设计的全数字时钟数据恢复电路对于高速串行链路接收机的实现有重要的意义，所研究的宽范围数控振荡器对于时钟数据恢复电路以及频率综合器的全数字化有着实际的应用价值。

目录

声明

摘要

第1章 绪论

1．1 课题背景

1．2 国内外研究现状

1．3 研究内容与结构安排

第2章 时钟数据恢复电路简介

2．1 相位噪声与抖动及其关系

2．1．1 相位噪声

2．1．2 抖动

2．1．3 相位噪声与抖动的关系

2．2 锁相环型CDR基本结构与抖动分析

2．2．1 基本结构

2．2．2 抖动分析

2．3 常见的时钟数据恢复电路

2．3．1 开环结构的时钟数据恢复电路

2．3．2 基于过采样的时钟数据恢复电路

2．3．3 基于差值结构的时钟数据恢复电路

第3章 全数字时钟数据恢复电路原理

3．1 全数字时钟数据恢复电路的基本结构

3．1．1 线性鉴相器

3．1．2 线性鉴相器型锁相环路

3．1．3 非线性鉴相器

3．1．4 非线性鉴相器锁相环路

3．1．5 线性鉴相器与非线性鉴相器的区别

3．2 非线性鉴相器锁相环路的数学模型

3．3 环路滤波器系数与输出时钟抖动的关系

第4章 全数字时钟数据恢复电路的设计

4．1 整体的结构及设计流程

4．2 半速率鉴相器电路

4．3 数字鉴频器与概率增强电路

4．3．1 传统的数字频率检测器电路结构

4．3．2 概率增强电路的设计

4．4 频率搜索、相位锁定与抖动压缩模块的设计

4．4．1 频率搜索模块

4．4．2 快速相位锁定模块

4．4．3 抖动压缩模块

4．5 数控振荡器的设计

4．6 锁定指示器的设计

4．7 分接电路的设计

4．8 全数字时钟数据恢复电路的版图设计与后仿真

4．8．1 全数字时钟数据恢复电路版图设计要点

4．8．2 版图设计

4．8．3 后仿真

4．9 测试方案

第5章 宽范围数控振荡器的设计

5．1 振荡器概述

5．1．1 振荡器原理

5．1．2 振荡器的常用结构

5．2 反相器延时单元的设计

5．3 数控振荡器结构的设计

5．4 数控振荡器分辨率及调谐位数的设计

5．5 数控振荡器的版图设计与后仿真

5．5．1 版图设计要点

5．5．2 版图设计

5．5．3 后仿真

第6章 总结与展望

参考文献

致谢

攻读硕士学位期间发表的论文