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【24h】

A 250-622MHz Deskew and Jitter-Suppressed Clock Buffer using a Frequency- and Delay-Locked Two-Loop Architecture

机译：250-622MHz偏斜和抖动抑制时钟缓冲器，使用频率锁定和延迟锁定两环路架构

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来源
《Symposium on VLSI circuits》|1995年|85-86|共2页
会议地点 Kyoto(JP)
作者
S.TANOI; T.TANABE; K.TAKAHASHI; S.MIYAMOTO; M.UESUGI;
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作者单位

Oki Electric Industry Co. Ltd. Hachioji-shi Tokyo Japan;

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1. A 250-622 MHz deskew and jitter-suppressed clock buffer using two-loop architecture [J] . Tanoi S., Tanabe T. IEEE Journal of Solid-State Circuits . 1996,第4期

机译：使用两回路架构的250-622 MHz偏移校正和抖动抑制时钟缓冲器
2. Clock-deskew buffer using a SAR-controlled delay-locked loop [J] . Guang-Kaai Dehng, June-Ming Hsu, Ching-Yuan Yang, IEEE Journal of Solid-State Circuits . 2000,第8期

机译：使用SAR控制的延迟锁定环路的时钟去歪斜缓冲器
3. Clock-deskew buffer using a SAR-controlled delay-locked loop [J] . Guang-Kaai Dehng, June-Ming Hsu IEEE Journal of Solid-State Circuits . 2000,第8期

机译：使用SAR控制的延迟锁定环路的时钟去歪斜缓冲器
4. A 250-622 MHz deskew and jitter-suppressed clock buffer using a frequencyand delay-locked two-loop architecture [C] . Tanoi, S., Tanabe, . 1995

机译：250-622 MHz偏斜校正和抖动抑制时钟缓冲器，采用频率和延迟锁定两环路架构
5. A delay-locked loop for multiple clock phases/delays generation. [D] . Jia, Cheng. 2005

机译：用于多个时钟相位/延迟生成的延迟锁定环路。
6. Revealing a Two-Loop Transcriptional Feedback Mechanism in the Cyanobacterial Circadian Clock [O] . Stefanie Hertel, Christian Brettschneider, Ilka M. Axmann 2013

机译：揭示蓝细菌昼夜节律中的两个循环转录反馈机制。
7. Active Deskew in Injection-Locked Clocking [O] . Lin Zhang, Berkehan Ciftcioglu, Hui Wu 2011

机译：注入锁定时钟中的主动去歪斜

A 250-622MHz Deskew and Jitter-Suppressed Clock Buffer using a Frequency- and Delay-Locked Two-Loop Architecture

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