system-on-chip; automatic test equipment; integrated circuit design; integrated circuit testing; modular testing; SoC; dual-speed TAM architectures; automatic test equipment; port scalability; test processor-per-pin architecture; Tiger system; tester channels; resource limitations; power rating; scan frequency limits; embedded cores; optimization problem; SOC-level TAM; heuristic algorithm; TAM optimization;
机译:用于SOC的高效模块化测试的双速TAM体系结构的优化
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