机译:使用低于90 nm CMOS技术节点的潜在低成本前端工艺原位制造金属栅/高k介电栅叠层
机译:TmSiO / HfO 2 sub>介电堆栈在亚纳米EOT高
机译:低于400 $ ^ {circ} {rm C}〜{rm Si} _ {2} {rm H} _ {6} $钝化层,$ {rm HfO} _ {2} $栅介质和单TaN金属栅:用于$ {rm In} _ {0.7} {rm Ga} _ {0.3} {rm As} $和$ {rm Ge} _ {1-x} {rm Sn} _ {x} $的通用栅极堆叠技术CMOS
机译:用于制造金属/ MGH介电常数栅极介质叠层的原位RTF的优点,用于SUB 90 NM CMOS技术
机译:将超薄(1.6-2.0 nm)RPECVD堆叠的氧化物/氮氧化物栅极电介质集成到双多晶硅栅极亚微米CMOSFET中。
机译:用于高级CMOS器件的铝酸镧高介电常数栅氧化物的综合研究
机译:基于Hf的高K栅极电介质和金属栅极叠层,用于高级CMOS器件