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LDPC decoder implementation using FPGA

机译:使用FPGA的LDPC解码器实现

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摘要

This paper presents a partial-parallel LDPC decoder based on sum-product algorithm with high throughput. The hardware implementation of decoder considers design issues with respect to FPGA and time scheduling is proposed based on modified TPMP1 algorithm in order to reduce the number of clock cycles, hardware resources and power. The decoder is implemented for a code length of 672 whit rate of 3/4, maximum throughput of 3360 Mbps in maximum frequency of 280 MHz and provides power of 150 mW.
机译:本文提出了一种基于和积算法的部分并行LDPC解码器,具有很高的吞吐量。解码器的硬件实现考虑了与FPGA有关的设计问题,并基于改进的TPMP1算法提出了时间调度,以减少时钟周期数,硬件资源和功耗。解码器实现为672码率的3/4惠特率,在280 MHz的最大频率下的最大吞吐量为3360 Mbps,并提供150 mW的功率。

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