CMOS logic circuits; SRAM chips; circuit noise; circuit optimisation; tantalum compounds; CMOS logic circuit; SRAM cell; Ta/sub x/N/sub y/; litho process optimization; static noise margin; tall triple-gate device;
机译:1-poly-6-metal 0.18- / spl mu / m Si器件上的三维金属栅极高/ spl kappa / -GOI CMOSFET
机译:0.3 / spl mu / m-0.7 / spl mu / m CMOS ASIC中的660 MB / s接口兆单元便携式电路
机译:设计硬度方法适用于0.15 / spl mu / m的全耗尽CMOS / SOI数字逻辑器件,具有增强的SEU / SET抗扰性
机译:具有0.274 / SPL MU / M / SUP 2 / 6T-SRAM单元和高级CMOS逻辑电路的插入式TA / SUB X / N / SUN Y / GATE的高三栅极器件的集成
机译:将逻辑和非易失性器件嵌入CMOS数字电路以提高能效
机译:具有实际门延迟模型的CMOS组合逻辑电路的准确动态功率估算
机译:由亚阈值CMOS电路组成的阈值逻辑器件