Department of Electrical Engineering, University of Southern California, Los Angeles, USA;
Department of Electrical Engineering, University of Southern California, Los Angeles, USA;
Delays; Interference; Phase locked loops; Adaptive filters; Couplings; Phase noise; Adaptive algorithms;
机译:65nm CMOS技术中具有带宽跟踪功能的选相数字锁相环
机译:简化数字锁相环的方式:未来采用数字信号处理来减轻杂散和干扰的时钟生成
机译:平滑数字锁相环的方式:未来时钟生成,数字信号处理,用于缓解刺激和干扰
机译:65-NM CMOS中的干扰诱导的DCO锁定循环减轻数字锁相环
机译:全数字锁相环的低功耗CMOS设计。
机译:数字恒频脉冲锁相环仪器用于实时绝对超声相位测量
机译:所有数字锁相环(ADPLL)的数字控制振荡器(DCO) - 评论
机译:数字锁相环CmOs通用阵列的设计。