Instituto de Microelectronica de Sevilla-CNM / Universidad de Sevilla Avda. Reina Mercedes s, 41012-Sevilla, SPAIN;
机译:CMOS锁存器和触发器中未检测到的分支中的开路的测试设计技术
机译:具有两个N-C / sup 2 / MOS输出锁存器的基于CMOS读出放大器的触发器
机译:采用自举技术的低压低功耗VLSI 0.8 V CMOS绝热差分开关逻辑电路
机译:一种基于差分锁存生成CMOS VLSI触发器的技术
机译:适用于移动,便携式VLSI应用的低电压,低功耗CMOS模拟电路设计技术。
机译:基于自适应非线性斜坡发生器和双差分自动归零技术的全差分流水线采样量化的高度线性CMOS图像传感器设计
机译:基于GHz pLL系统的高速触发器分频器设计:250nm CmOs技术的理论与设计技术
机译:容错系统中的潜在故障和覆盖。一种用于辅助测试生成的VLsI CmOs电路设计技术