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A method for reducing the capacitance between interconnect - conductor tracks by means of the use of a spacer having a low dielectric constant

机译:一种通过使用具有低介电常数的间隔物来减小互连-导体迹线之间的电容的方法

摘要

The apparatus, which comprises:a first conductive layer;a covering layer, which on the first conductive layer is arranged;a spacer layer, which is arranged on the top layer; andan etch stop layer, which is arranged on the spacer layer.
机译:该设备包括:第一导电层;覆盖层,其布置在第一导电层上;间隔层,其布置在顶层上;蚀刻停止层,其设置在间隔层上。

著录项

  • 公开/公告号DE112007000752T5

    专利类型

  • 公开/公告日2009-05-07

    原文格式PDF

  • 申请/专利权人

    申请/专利号DE20071100752T

  • 发明设计人

    申请日2007-03-29

  • 分类号H01L23/532;H01L21/768;H01L21/31;H01L21/28;

  • 国家 DE

  • 入库时间 2022-08-21 19:09:24

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