低导通电阻功率VDMOS晶体管的制造方法

摘要

本发明涉及一种低导通电阻功率VDMOS晶体管的制造方法。该方法是从降低两个VDMOS元胞之间正对漏端通道的导通电阻入手，在满足VDMOS管耐压的情况下，在N⁺硅片上的第一层N^-外延层中的VDMOS晶体管栅(即两个VDMOS元胞之间)的正下方的区域，增加一个重掺杂N⁺区，从根本上直接降低了导通电阻，实现了降低VDMOS晶体管导通电阻的目的。本发明有效地解决了VDMOS工艺制造领域中功率VDMOS晶体管的导通电阻难于降低的瓶颈问题。