抗PVT涨落适应低Vref输入的SAR ADC电路及估算方法

摘要

本发明公开了一种抗PVT涨落适应低Vref输入的SAR ADC电路及估算方法。SAR ADC电路包括：采样开关，对输入信号进行采样；CDAC电路，利用电容间电荷再分配完成二进制搜索算法；动态比较器，用于比较差分模拟输入信号的大小，输出二进制数字信号，完成量化；SAR逻辑，根据比较器的输出结果来控制信号切换电容阵列；转码输出电路，完成对冗余位进行转换并缓冲输出量化码。估算方法通过对差分信号波形的取差，得到某周期转换结束时刻的差分电压，从而能在短时间内估算ADC的有效位数。SAR ADC电路采样率80MS/s，能在全/半摆幅输入、全工艺角（tt、ss、ff、sf、fs）、正负10%电压、宽温度（‑40°~125°）范围下能达到有效位数大于10.2bit，动态杂散范围大于75dB，功耗小于2.5mW。