用于使高速电流舵DAC中的时钟和输出时序偏差最小化的互连结构

摘要

本发明描述了用于使高速电流舵DAC中的时钟和输出时序偏差最小化的互连结构。数‑模转换器(DAC)系统包括DAC和时钟互连模块。所述DAC包括多个段和多个驱动器。所述多个段中的每一个从所述多个驱动器中的相应驱动器接收驱动器信号，并且基于所述驱动器信号来产生正输出和负输出。所述多个驱动器中的每一个接收多个时钟信号中的相应时钟信号，并且基于所述多个时钟信号中的相应时钟信号来输出驱动器信号。所述时钟互连模块包括互连环路。时钟输入连接到所述互连环路的第一部分，并且所述多个时钟信号从所述互连环路的连接到所述多个驱动器的第二部分输出。输出互连模块接收所述正输出和所述负输出并且产生差分输出信号。