一种检测最终时钟输出的延迟锁相环和占空比矫正电路

摘要

一种检测最终时钟输出的延迟锁相环和占空比矫正电路，包括DLL电路、DCC电路、时钟传输电路和占空比检测电路；DLL电路的输入端连接输入时钟，输出端连接DCC电路的时钟输入端；DCC电路的时钟输出端连接时钟传输电路的输入端，占空比检测电路的输入端连接时钟传输电路的输出端，占空比检测电路的输出端连接DCC电路的控制端。本发明中，由于DCC电路受占空比检测电路的控制，而占空比检测电路检测的是系统最终的输出时钟，所以可以保证系统最终输出时钟的占空比为50％。