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具有倍频器的锁相环及构造锁相环的方法

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摘要

一种锁相环(PLL)电路包括倍频器和分数‑N型PLL。倍频器的时钟输出端电连接至分数‑N型PLL的时钟输入端。PLL的倍频器的环路带宽小于PLL的分数‑N型PLL的环路带宽。本发明还提供了具有倍频器的锁相环及构造锁相环的方法。

1. 具有倍频器的锁相环及构造锁相环的方法 [P] . 中国专利： CN103378855B . 2016.09.14
2. 同步锁相环的方法、锁相环及具有锁相环的半导体器件 [P] . 中国专利： CN1197247C . 2005.04.13
3. Phase locked loop switching circuit for use in e.g. portable apparatuses, has frequency multiplier comprising clock input and clock output, where loop bandwidth of multiplier is smaller than loop bandwidth of phase locked loop [P] . 德国专利： DE102013100445A1 . 2013-10-31

机译：锁相环切换电路，用于例如便携式设备具有包括时钟输入和时钟输出的倍频器，其中倍频器的环路带宽小于锁相环的环路带宽
4. Phase locked loop with a frequency multiplier and method of configuring the phase locked loop [P] . 美国专利： US9503103B2 . 2016-11-22

机译：具有倍频器的锁相环和配置锁相环的方法
5. Clock adapter using a phase locked loop configured as a frequency multiplier with a non-integer feedback divider [P] . 美国专利： US5059924A . 1991-10-22

机译：使用锁相环的时钟适配器，该锁相环配置为具有非整数反馈分频器的倍频器