应用于40Gb/s SerDes系统的锁相环时钟倍频器设计

摘要

随着国际互联网络和信息技术的快速发展，串行通信接口SerDes技术日益成为高速接口技术的主流。串行器作为SerDes发射系统中的主要模块，需要外加精准的时钟信号进行复接。时钟信号的相位抖动和频率稳定度直接影响到串行器工作的可靠性。电荷泵锁相环结构以其低功耗、低抖动、易于集成的特性，成为时钟倍频器的首选。 本论文采用TSMC65nm LP CMOS工艺，设计应用于40Gbps半速率工作树型结构串行器的时钟倍频器，通过5级二分频级联实现625MHz时钟信号到20GHz的倍频，要求相位抖动小于0.1UI。 电路设计中，由于输入时钟频率较高，鉴频鉴相器采用基于TSPC D触发器和伪NMOS逻辑或非门的三态结构，消除鉴相死区的同时减小盲区，提高鉴相精度。电荷泵采用带有正反馈的电流舵结构，加速开关切换以提高工作速度。由于时钟发生电路为单频点输出，没有邻近信道干扰，故环路滤波器采用无源二阶低通滤波器，结构简单，噪声干扰小。压控振荡器采用电流偏置型LC负阻结构，通过串联固定电容提高谐振回路Q值，降低噪声，同时外加偏置电压调整变容管的C-V曲线，从而调节压控灵敏度的线性度和调谐范围。高速二分频器采用无电感的SCFL结构，节省面积。通过优化SCFL锁存器保持对管与采样对管的尺寸比，获得工作频率和输出幅度的最优折中值。整个分频链路可实现3GHz～25.6GHz的宽分频范围。 后仿真结果表明，锁相环在所有工艺角下的锁定范围为19.52GHz～21.28GHz。当工作频率为20GHz时，TT工艺角下，锁相环总功耗为61.4mA×1.2V（输出缓冲在内），锁定时间小于300ns，绝对抖动为328.4fspp，输出信号杂散抑制优于-50dBc/Hz。对模块相位噪声进行仿真并拟合到输出端，估算总的相位噪声为-109.6dBc/Hz@10MHz，其主要来源为电荷泵和鉴频鉴相器的联合模块。芯片版图面积为0.565mm×0.515mm。

目录

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摘要

第1章 绪论

1．1 课题背景和意义

1．1．1 SerDes的概述

1．1．2 国内外发展现状

1．2 本文研究的主要内容

1．3 论文的组织结构

第2章 锁相环基本理论

2．1 基本锁相环介绍

2．1．1 锁相环的基本结构和原理

2．1．2 锁相环的线性分析

2．2 电荷泵锁相环倍频器

2．2．1 鉴频鉴相器(PFD)

2．2．2 电荷泵(CP)

2．2．3 低通滤波器(LPF)

2．2．4 压控振荡器(VCO)

2．2．5 分频器

2．3 本章小结

第3章 电荷泵锁相环的相位噪声与抖动

3．1 噪声基础

3．1．1 器件噪声

3．1．2 噪声随机过程及其功率谱密度

3．2 相位噪声和抖动

3．2．1 相位噪声

3．2．2 时钟抖动

3．2．3 相位噪声和抖动的关系

3．3 电荷泵锁相环主要模块噪声机制

3．3．1 电荷泵噪声

3．3．2 振荡器噪声

3．3．3 分频器和时钟缓冲器噪声

3．4 电荷泵锁相环连续时间相位噪声模型

3．5 本章小结

第4章 电荷泵锁相环时钟倍频器设计

4．1 鉴频鉴相器设计

4．1．1 PFD的非理想特性

4．1．2 快速PFD的电路设计

4．2 电荷泵设计

4．2．1 CP的非理想特性

4．2．2 高速电流舵结构CP电路设计

4．3 压控振荡器设计

4．3．1 VCO的结构选择

4．3．2 谐振腔设计

4．3．3 LC交叉耦合振荡器电路设计

4．4 分频器设计

4．4．1 触发器的结构

4．4．2 32倍分频器设计

4．5 低通滤波器设计

4．5．1 锁相环开环特性

4．5．2 锁相环闭环特性

4．5．3 环路参数设计

4．6 输入输出缓冲设计

4．6．1 输入缓冲设计

4．6．2 输出缓冲设计

4．7 本章小结

第5章 锁相环版图设计和系统后仿真

5．1 电荷泵锁相环版图设计

5．2 电荷泵锁相环系统后仿真

5．2．1 瞬态仿真结果

5．2．2 噪声仿真结果

5．3 测试方案

5．4 本章小结

第6章 总结与展望

6．1 总结

6．2 展望

参考文献

致谢

攻读硕士学位期间发表的论文