时钟树单元、时钟网络结构及FPGA时钟结构

摘要

本实用新型涉及一种时钟树单元、时钟网络结构及FPGA时钟结构，其中所述时钟树单元包括：横向驱动模块、多个纵向接口模块、多个可编程逻辑单元，所述可编程逻辑单元中设置有横向分支驱动；横向驱动模块，电连接至多个所述纵向接口模块；所述纵向接口模块，与所述横向分支驱动对应连接；所述横向分支驱动用于使所述待传输信号在多个所述可编程逻辑单元之间传递。本实用新型技术方案通过在可编程逻辑单元中设置横向分支驱动，使得可编程逻辑单元从纵向接口模块接收到的待传输信号能够相互传递，而不同于现有技术中的第二驱动向可编程逻辑单元发送全部的待传输信号，因此缩小了芯片面积，而且避免了资源浪费。