具有改进的电气性能的JBS器件以及JBS器件的制造工艺

摘要

本公开涉及具有改进的电气性能的JBS设备器件以及JBS设备器件的制造工艺。本公开提供了一种结势垒肖特基器件，包括SiC的半导体主体，半导体主体为具有第一导电性。具有第二导电性的注入区域从半导体主体的顶部表面延伸到半导体主体中，以与半导体主体形成结势垒二极管。电端子，横向于所述注入区域，与注入区域欧姆接触并且与顶部表面直接电接触，以与半导体主体形成肖特基二极管。注入区域由第一部分和第二部分形成，第一部分和第二部分被彼此直接电连接并且沿着横向于顶部表面的对齐轴线被对齐。正交于对齐轴线，第一部分具有第一最大宽度，并且第二部分具有第二最大宽度，第二最大宽度大于第一最大宽度。

说明书

技术领域

本公开涉及一种具有改进的电气性能的结势垒肖特基(JBS)器件以及JBS器件的制造工艺。

背景技术

众所周知，具有宽带隙(例如具有大于1.1eV的带隙的能量值Eg)、低接通阻抗(R

设置在碳化硅衬底上的电子器件与设置在硅衬底上的类似器件相比具有许多优点，诸如低导通输出电阻、低漏电流、高操作温度和高工作频率。

具体地，SiC肖特基二极管具有较高的开关性能，使得它们特别有利于高频应用。

然而，这些肖特基二极管(以下也称为“肖特基势垒二极管”，SBD)在反向偏压(或反向导通状态)下使用时，由于高漏电流(例如几十或几百μA)，所以存在一定的局限性。此外，当SBD在反向偏压下使用时，众所周知的肖特基势垒高度(SBH)降低现象导致漏电流随着偏电压的增加而迅速增加，并且这可能导致众所周知的“软击穿”现象。当SBD在高温(例如高于150℃)下操作时，这是特别不期望的，因为漏电流的这种增加会导致SBD的温度进一步增加，这可能会导致SBD损坏。

为了克服这两个限制，最常见的解决方案是使用基于SiC的结势垒肖特基(JBS)二极管。具体地，JBS二极管(以下也称为JBS器件)具有至少一个肖特基二极管和至少一个PN二极管(即半导体结)，它们彼此平行设置。

发明内容

本公开提供了一种JBS器件、包括JBS器件的装置和JBS器件的制造工艺，其至少部分地克服了现有技术的缺点。

根据本公开，提供了一种JBS器件，包括JBS器件的装置和JBS器件的制造工艺。

在至少一个实施例中，提供了一种结势垒肖特基(JBS)器件，包括碳化硅半导体主体，具有第一类型的导电性。具有与第一类型的导电性相反的第二类型的导电性的第一注入区域从半导体主体的顶部表面延伸到半导体主体中。第一注入区域与半导体主体形成第一结势垒(JB)二极管。第一电端子横向于第一注入区域，第一电端子与第一注入区域欧姆接触并且与半导体主体的顶部表面直接电接触。第一电端子与半导体主体形成肖特基二极管。第一注入区域包括第一部分和第二部分，第一部分和第二部分被彼此直接电连接并且沿着横向于半导体主体的顶部表面的第一对齐轴线被彼此对齐。第一注入区域的第一部分沿着第一对齐轴线在第一注入区域的第二部分与第一电端子之间延伸。第一注入区域的第一部分与第一对齐轴线正交地具有最大宽度，该最大宽度具有第一值。第一注入区域的第二部分与第一对齐轴线正交地具有相应的最大宽度，该最大宽度具有大于第一值的第二值。

在至少一个实施例中，提供了一种装置，其包括至少一个这样的结势垒肖特基器件。

在至少一个实施例中，提供了一种结势垒肖特基(JBS)器件的制造工艺，包括：在具有第一类型的导电性的碳化硅半导体主体中形成第一注入区域，第一注入区域具有与第一类型的导电性相反的第二类型的导电性并且从半导体主体的顶部表面延伸到半导体主体中，第一注入区域与半导体主体形成第一结势垒(JB)二极管；以及形成第一电端子，第一电端子横向于第一注入区域，与第一注入区域欧姆接触并且与半导体主体的顶部表面直接电接触，第一电端子与半导体主体形成肖特基二极管。形成第一注入区域包括：在半导体主体中形成第一注入区域的第一部分和第二部分，第一部分和第二部分被彼此直接电连接并且沿着横向于半导体主体的顶部表面的第一对齐轴线被彼此对齐，第一注入区域的第一部分沿着第一对齐轴线在第一注入区域的第二部分与第一电端子之间延伸。第一注入区域的第一部分与第一对齐轴线正交地具有最大宽度，该最大宽度具有第一值。第一注入区域的第二部分与第一对齐轴线正交地具有相应的最大宽度，该最大宽度具有大于第一值的第二值。

附图说明

为了更好地理解本公开，优选实施例现在仅仅通过非限制性示例，参照附图进行描述，其中：

图1A至图1C以剖视图示出了根据比较示例的相应实施例的JBS器件；

图2以剖视图示出了根据本公开的实施例的JBS器件；

图3A是示出了图2的JBS器件所生成的电流与已知类型的JBS器件所生成的电流(当JBS器件处于正向导通状态时，随施加在其上的电压而变化)之间的比较的图；

图3B是示出了图2的JBS器件所生成的电流与已知类型的JBS器件所生成的电流(当JBS器件处于反向导通状态时，随施加在其上的电压而变化)之间的比较的图；

图4A至图4D以剖视图示出了根据制造工艺的实施例的图2的JBS器件的相应制造步骤；

图5A至图5D以剖视图示出了根据制造工艺的不同实施例的图2的JBS器件的相应制造步骤；以及

图6A至图6E以剖视图示出了根据制造工艺的另一实施例的图2的JBS器件的相应制造步骤。

具体实施方式

下面所描述的本公开的不同实施例所共有的元件用相同的参考数字指示。

图1A至图1C示出了根据相应的比较示例实施例的相应JBS器件10。详细地，肖特基二极管12和PN二极管14是通过在由SiC制成并且具有第一类型的导电性的(N型)半导体主体16中形成注入区域18来执行的，该注入区域18具有与第一类型的导电性相反的第二类型的导电性(即注入区域18是P型)。注入区域18可以延伸到半导体主体16中：从半导体主体16的顶部表面16a，如图1A中所示；从顶部表面16a在半导体主体16中所形成的相应沟槽中，以注入区域18延伸到半导体的深处(即不在顶部表面16a的水平)这样一种方式，如图1B中所示；或以浮动方式，即在半导体主体16内部延伸，以便被后者完全包围，如图1C中所示。此外，JBS器件10包括阳极金属化(未示出)，阳极金属化在顶部表面16a上延伸。注入区域18和半导体主体16形成PN二极管14，而阳极金属化和半导体主体16彼此直接物理和电接触的区域形成肖特基二极管12。

当JBS器件10在正向偏压(或正向导电状态)下操作时，肖特基二极管12处于导通状态。另一方面，当JBS器件10在反向偏压下操作时，通过肖特基二极管12的导通被PN二极管14的“箍断”效应所抑制，并且JBS器件10的行为类似于PN结的行为。

因此，图1B和图1C中的解决方案比图1A中的解决方案更好，因为相对于图1A的情况，在前一种情况下，箍断效应发生在距离顶部表面16a更大的地方。这导致顶部表面16a处的电场减少，因此导致漏电流减少。

然而，在每个这样的解决方案中，注入区域18都具有相互距离D

期望最小化JBS器件10中的漏电流来降低功率电路和模块的整体能源消耗。然而，传统的解决方案旨在优化正向偏压导通，并且这是通过降低肖特基势垒高度值来降低肖特基二极管12的压降V

由于这种权衡，这些解决方案，其中正向偏压导通被优化，从整体能源消耗的角度来看是无效的。事实上，SBH值的降低(目前已达到等于约1eV的下限)引起了阈值电压V

因此，需要或期望开发一种JBS器件，不受这种权衡限制，特别是其在高温下使用时。换言之，期望开发一种JBS器件，其同时具有降低的压降V

图2以轴线X、Y、Z的(三轴)笛卡尔参考系统的横向剖视图示出了根据本公开的实施例的结势垒肖特基(JBS)器件50。

具体地，JBS器件50在图2中由轴线X和Z限定的XZ平面中被示出，并且被包括在电气/电子装置(未示出，诸如笔记本、移动电话、服务器、TV、汽车、汽车充电站或光伏板转换系统)中。

JBS器件50包括：SiC衬底53，其具有第一类型的导电性(详细地，N型)，具有第一掺杂浓度，设置有与表面53b相对的表面53a并且在表面53a和53b之间有厚度，例如被包括在50μm和350μm之间，更具体地在160μm和200μm之间，例如等于180μm；N型SiC漂移层(可选地，以外延方式生长)52，具有低于第一掺杂浓度的第二掺杂浓度并且具有彼此相对的顶部表面52a和底部表面52b，漂移层52在衬底53的表面53a上延伸(详细地，表面53a和表面52b彼此接触)并且在表面52a和表面53b之间有厚度，例如被包括在5μm和15μm之间；欧姆接触区域或层56(可选的，例如由硅化镍制成)，在衬底53的表面53b上延伸；阴极金属化57(可选的)，例如由Ti/NiV/Ag或Ti/NiV/Au制成，在欧姆接触区域56上延伸；阳极金属化58，例如由Ti/AlSiCu或Ni/AlSiCu制成，在漂移层52的顶部表面52a上延伸；钝化层69(可选的)，在阳极金属化58上延伸，用于保护后者；至少一个注入区域59，在漂移层52中具有第二类型的导电性(与第一类型的导电性不同，并且详细地是P型，并且在一些实施例中为P

此外，如下文所讨论的，至少一个注入区59'可以在其所有扩展中具有均匀的掺杂剂浓度(例如，高于约1·10

一个或多个肖特基二极管62横向于注入区域59在漂移层52和阳极金属化58之间的接口处形成。具体地，(半导体-金属)肖特基结由漂移层52的部分形成，这些部分与阳极金属化58的相应部分直接电接触。

具体地，图2示例性地示出了两个注入区域59，与衬底53形成相应的JB元件59。更详细地，JB元件59是P-i-N二极管，由注入区域59、漂移层52和衬底53形成。虽然图2示出了两个注入区域59，但是注入区域59的数量可以不同，例如大于两个。

包括JB元件59和肖特基二极管62的JBS器件50的区域(即被包含在保护环60内的区域)是JBS器件50的有源区54。

每个欧姆接触59″都形成电连接，电连接具有电阻率值，该电阻率值低于容纳其的注入区域59′的电阻率值。欧姆接触59″是根据已知的技术形成的，并且不与漂移层52直接物理接触，但是通过相应的注入区域59’与后者物理和电气分离。

每个注入区域59'都具有第一部分63'和第二部分63″，它们彼此直接电连接。详细地，第一部分63'和第二部分63″直接彼此电气和物理连接。第一部分63′面向漂移层52的顶部表面52a，并且从顶部表面52a延伸到半导体主体68中。第二部分63″在半导体主体68中在第一部分63′的相对侧、相对于漂移层52的顶部表面52a延伸。换言之，与Z轴线平行，第一部分63′位于漂移层52的顶部表面52a(因此阳极金属化58)和第二部分63″之间。更详细地，每个注入区域59′的第一部分和第二部分63′、63″都沿着对齐轴线55彼此对齐，该对齐轴线55与Z轴线平行并且横向于(详细地，正交于)漂移层52的顶部表面52a。因此，第一部分和第二部分63′、63″相互连接，以形成其注入区域59′。在一些实施例中，注入区域59′的第一部分63′和第二部分63″具有相应的彼此相等的掺杂剂浓度。

每个第一部分63′都具有第一最大宽度d

详细地，第一最大宽度和第二最大宽度d

更详细地，在图2的实施例中，每个第一部分63′都具有第一侧表面和第二侧表面59a、59b，沿着X轴线彼此相对并且与漂移层52的顶部表面52a相邻。同一JB元件59的侧表面59a、59b彼此远离了第一最大宽度d

根据本公开的方面，第二最大宽度d

图3A示出了当JBS器件50处于正向偏压(或正向导通状态)时，基于在阳极金属化58和阴极金属化57之间施加的电压V，由JBS器件50生成的电流I

图3B示出了当JBS器件50处于反向偏压(或反向导通状态)时，基于电压V(以线性刻度)，JBS器件50的电流I

JBS器件50是根据下面根据后者的不同实施例所描述的制造工艺来制造的。

参照图4A至图4D，下面根据制造工艺的实施例描述JBS器件50的制造步骤。

参照图4A，设置第一晶片80，包括SiC半导体主体68。具体地，虽然图4A中未示出，但是第一晶片80包括SiC(具体地是4H-SiC，然而，可以使用其他多型，诸如但不限于2H-SiC、3C-SiC和6H-SiC)的衬底53，在其表面53a上形成漂移层52，例如通过外延生长。例如，衬底53具有被包括在1·10

参照图4B，然后，利用第一硬掩模71执行一个或多个掺杂剂物种(详细地掺杂剂物种，例如硼或铝)的第一注入步骤(第一注入在图中用箭头70指示)，掺杂剂物种具有第二类型的导电性。注入区域59′的第二部分63″通过第一注入70形成。第一注入70不与半导体主体68的顶部表面52a正交地执行，而是相对于后者倾斜。根据示例性实施例，第一注入70沿着注入方向执行，该注入方向相对于Z轴线(因此相对于对齐轴线55)形成角度α。详细地，虽然图4B只示出了一个注入方向，但是第一注入70是按照彼此连续的两个步骤执行的，具有带有相应的注入方向的相应注入，这些注入方向相对于Z轴线彼此对称并且与后者形成相应的角度+α和－α；换言之，第一注入70分两个象限执行。更详细地，角度α与0不同，并且更详细地，其绝对值大于0°并且小于或等于约20°。

在示例性实施例中，第一注入70的步骤包括所述一个或多个P型掺杂剂物种的一次或多次注入，具有被包括在约200keV和约500keV之间的注入能量并且具有约1·10

图4C示出了第一注入70结束时的第一晶片80，其中已经形成注入区域59′的第二部分63″。

参照图4D，然后利用第一硬掩模71执行一个或多个掺杂剂物种的第二注入(详细地，与第一注入70相同，更详细地，与第一注入70的掺杂剂物种相同，例如，与与第一注入70的注入剂量相同，即，第一注入70和第二注入72的注入剂量相同)的步骤(第二注入在图中用箭头72指示)。注入区域59′的第一部分63′通过第二注入72形成。在图4D的步骤中，也形成保护环60，如果有的话。在一些实施例中，注入区域的第一部分和第二部分的掺杂剂物种是相同的、单一的掺杂剂物种。

在示例性实施例中，第二注入72与半导体主体68的顶部表面52a正交地(即与Z轴线大体上平行地)执行，并且包括P型一个或多个掺杂剂物种的一次或多次注入，具有被包括在约30keV和约200keV之间的注入能量并且具有约1·10

因为第一硬掩模71是第一注入70和第二注入72共有的，第一注入70倾斜，而第二注入72不倾斜，所以第一部分63′和第二部分63″沿着X轴线具有宽度，由于已知的三角考虑，这些宽度彼此不同，并且具体地，第一最大宽度d

在连续的步骤中(未示出)，移除第一硬掩模71，并且在半导体主体68的顶部表面52a处执行热退火步骤，以激活在图4B和图4D的步骤中注入的一个或多个掺杂剂物种。例如，热退火是在高于1500℃的温度(例如在1700℃与1900℃之间)下执行的。

根据本身已知的技术，然后形成欧姆接触59″和绝缘层61，如果有的话。绝缘层61至少部分地叠加到保护环60，并且后者限定JBS器件的有源区54。

然后，相继形成从衬底53的表面53b开始的欧姆接触层56、从欧姆接触层56开始的阴极金属化57和位于半导体主体68的顶部表面52a上的阳极金属化58。例如，以阴极金属化58与漂移层52和JB元件59接触的这样一种方式，在半导体主体68的顶部表面52a上沉积Ti/AlSiCu或Ni/AlSiCu。

然后，在阳极金属化58上和在绝缘层61上形成钝化层69，以获得图2中所示的JBS器件50。

参照图5A至图5D，下面根据制造工艺的实施例描述JBS器件50的制造步骤，该制造工艺与参照图4A至图4D所描述的制造工艺不同。

参照图5A，设置第一晶片80，包括Sic半导体主体68，如前所述。

在半导体主体68的顶部表面52a上形成第二硬掩模81，例如通过沉积光阻剂或TEOS或适合此目的的其他材料。第二硬掩模81具有在0.5μm和2μm之间的厚度或在任何情况下使其遮挡下面参照图5B所描述的注入的厚度。在平面视图中，在XY平面中，第二硬掩模81覆盖半导体68的顶部表面52a的第三区域81′，这将形成肖特基二极管62，并且留下暴露的第四区域81″，与半导体主体68的顶部表面52a的第三区域81′相邻，这将形成注入区域59′以及肖特基二极管62的部分。具体地，每个第四区域81″都具有相应的第一宽度L

参照图5B，然后利用第二硬掩模81执行一个或多个掺杂剂物种的第一注入70的步骤。注入区域59′的第二部分63″通过第一注入70形成。在本实施例中，第一注入70与半导体主体68的顶部表面52a正交地执行，因此，如前所述不相对于后者倾斜。在第一注入70结束时移除第二硬掩模81。

参照图5C，在半导体主体68的顶部表面52a上形成第三硬掩模83，例如通过沉积光阻剂或TEOS或适合此目的的其他材料。第三硬掩模83具有在0.5μm和2μm之间的厚度或在任何情况下使其遮挡下面参照图5D所描述的注入的厚度。在平面图中，在XY平面上，第三硬掩模83覆盖半导体主体68的顶部表面52a的第五区域83′，这将形成肖特基二极管62，并且留下暴露的第六区域83″，与半导体主体68的顶部表面52a的第五区域83′相邻，这将形成注入区域59′。具体地，第三硬掩模83与前述第一硬掩模71相同，因此，第五区域和第六区域83′和83″与第一区域和第二区域71′和71″相一致。更详细地，每个第六区域83″具有相应的第二宽度L

参照图5D，然后利用第三硬掩模83执行一个或多个掺杂剂物种的第二注入72的步骤。类似于已经参照图4D所描述的内容，注入区域59′的第一部分63′通过第二注入72形成。

因为第二硬掩模和第三硬掩模81和83彼此不同(详细地，因为L

类似于前面所描述的内容，接下来是另外的未示出的步骤，这会导致图2的JBS器件50。

参照图6A至图6E，下面根据制造工艺的实施例描述JBS器件50的制造步骤，该制造工艺与参照图4A至图5D所描述的制造工艺不同。

参照图6A，设置SiC的第二晶片90，包括衬底53和漂移层52的至少部分，并且具有顶部表面90a和底部表面90b，顶部表面90a和底部表面90b沿着Z轴线彼此相对。在第二晶片90的顶部表面90a上形成第二硬掩模81，如前所述。

参照图6B，采用第二硬掩模81执行一个或多个掺杂剂物种的第三注入94(详细地，与第一注入70和第二注入72相同的掺杂剂物种，更详细地，与第二注入相同的掺杂剂物种、相同的注入剂量和注入能量)的步骤。注入区域59′的第二部分63″通过第三注入94形成。在第三注入94结束时，移除第二硬掩模81。

在示例性实施例中，第三注入94与第二晶片90的顶部表面90a正交地(即与Z轴线大体上平行地)执行，并且包括P型一个或多个掺杂剂物种的一次或多次注入，具有被包括在约30keV和约200keV之间的注入能量并且具有约1·10

参照图6C，在第二晶片90的顶部表面90a上形成SiC的外延层95，例如通过外延生长。外延层95与第二晶片90形成半导体主体68，并且因此，限定半导体主体68的顶部表面52a(其相对于外延层95与第二晶片90的顶部表面90a相对)。详细地，外延层95可以是漂移层52的部分或放置在漂移层52上，以与后者和衬底53形成半导体主体68。例如，外延层95具有N型掺杂剂浓度，等于漂移层52的N型掺杂剂浓度或大于漂移层52的N型掺杂剂浓度(例如被包括在约5·10

参照图6D，在半导体主体68的顶部表面52a上(即在外延层95上)形成第三硬掩模83，如前所述。因此，每个第六区域83″具有相应的第二宽度L

参照图6E，然后利用第三硬掩模83执行第四注入96(类似于第二注入72，并且在一些实施例中，具有与第二注入相同的掺杂剂物种，并且更详细地，与第二注入72相同的掺杂剂物种、相同的注入剂量和注入能量)的步骤。类似于已经参照图4D所描述的内容，注入区域59′的第一部分63′通过第四注入96形成。

因为第二硬掩模和第三硬掩模81和83彼此不同(详细地，因为L

类似于前面所描述的内容，接下来是另外的未示出的步骤，这会导致图2的JBS器件50。

从根据本公开对本公开的特征进行的检查，它允许获得的优点是显而易见的。

特别地，已经证明，JBS器件50允许处于反向导通状态的漏电流降低，而不会显著影响正向导通状态下的电流性能，因为与已知类型的JBS器件的情况相比，漏电流的量与肖特基二极管62的面积不太相关。这是由于注入区域59′的前述形状而发生的。

事实上，因为第二最大宽度d

此外，在距半导体主体68的顶部表面52a一距离处执行箍断，允许甚至更有效地减少半导体主体68的顶部表面处的电场，因为两个对象之间的电场的增加被视为它们之间的距离增加。因此，反向导通状态下的漏电流降低更为明显。

换言之，第一部分和第二部分63′和63″的组合箍断效应允许有效地减少JBS器件50的漏电流，特别是在JBS器件50的高操作温度下。

此外，前述制造工艺允许以简单和经济的方式制造JBS器件50。

具体地，参照图4A至图4D所讨论的制造工艺的实施例允许使用单一的硬掩模，而参照图6A至图6E所讨论的制造工艺只允许在低能量下使用注入步骤。此外，如果外延层95具有高于漂移层52的掺杂剂浓度的掺杂剂浓度，则进一步降低处于正向导通状态的JBS器件50的阈值电压V

此外，JBS 50器件具有注入区域59'，该注入区域59'具有单一掺杂剂种类和相同的掺杂剂浓度。换言之，注入区域59'的第一部分和第二部分63'和63”具有相同的掺杂剂和相同的掺杂剂浓度(即它们是P

此外，在沿相对于Z轴形成角度α的注入方向执行第一注入70的实施例中，角度α特定于SiC中的JBS 50器件。事实上，众所周知，由于Si和SiC之间掺杂剂物种的不同热扩散系数(例如，B.Jayant Baliga在2016年发布的“Silicon Carbide Power Devices”)，已知的针对硅的角注入技术不能有效地用于SiC器件。

最后，很明显，可以对本文中所描述和所示的公开内容进行修改和变更，而不会因此偏离所附权利要求中所限定的本公开的保护范围。

具体地，电气/电子装置可以包括多个JBS器件50。

JBS器件50可以包括多个注入区域59′，其限定相应的肖特基二极管62和JB元件59，它们被设置在XY平面中，彼此交替，以形成阵列或矩阵。

另外，注入区域59′可以具有与前述形状不同的形状，只要最大宽度d

结势垒肖特基(JBS)器件(50)可以被概括为包括：半导体主体(68)，半导体主体(68)为具有第一类型的导电性的碳化硅；第一注入区域(59′)，第一注入区域(59′)具有第二类型的导电性，与第一类型的导电性相反，并且在半导体主体(68)的顶部表面(52a)处延伸到半导体主体(68)中，以与半导体主体(68)形成第一结势垒(JB)二极管(59)；以及第一电端子(58)，横向于第一注入区域(59′)，与第一注入区域(59′)欧姆接触并且与半导体主体(68)的顶部表面(52a)直接电接触，以与半导体主体(68)形成肖特基二极管(62)，其中第一注入区域(59′)由第一部分(63′)和第二部分(63″)形成，它们彼此直接电连接，并且沿着横向于半导体主体(68)的顶部表面(52a)的第一对齐轴线(55)彼此对齐，第一注入区域(59′)的第一部分(63′)沿着第一对齐轴线(55)在第一注入区域(59′)的第二部分(63″)与第一电端子(58)之间延伸，其中第一注入区域(59′)的第一部分(63′)与第一对齐轴线(55)正交地具有最大宽度，该最大宽度具有第一值(d

第一注入区域(59′)的第一部分(63′)可以具有侧壁(59a、59b)，沿着横向于第一对齐轴线(55)的第一轴线(X)彼此相对，第一注入区域(59′)的第一部分(63′)的侧壁(59a、59b)具有相互最大距离，该相互最大距离具有第一值(d

半导体主体(68)可以包括衬底(53)和漂移层(52)，该漂移层被叠加到衬底(53)并且限定半导体主体(68)的所述顶部表面(52a)，顶部表面(52a)相对于漂移层(52)与衬底(53)相对，以及其中第一注入区域(59′)可以延伸到漂移层(52)中。

第二值(d

JBS器件还可以包括至少一个第二注入区域(59′)，第二注入区域(59′)具有第二类型的导电性并且在半导体主体(68)的顶部表面(52a)处横向于第一注入区域(59′)延伸到半导体主体(68)中，以与半导体主体(68)形成相应的第二结势垒(JB)二极管(59)，其中第一电端子(58)也与至少一个第二注入区域(59′)欧姆接触，其中至少一个第二注入区域(59′)由相应的第一部分(63′)和相应的第二部分(63″)形成，这两个部分彼此直接电连接并且沿着横向于半导体主体(68)的顶部表面(52a)的第二对齐轴线(55)彼此对齐，第二注入区域(59′)的第一部分(63′)沿着第一对齐轴线(55)在第二注入区域(59′)的第二部分(63″)与第一电端子(58)之间延伸，其中第二注入区域(59′)的第一部分(63′)与第二对齐轴线(55)正交地具有相应的最大宽度，该最大宽度具有第一值(d

至少一个第二注入区域(59′)的相应的第一部分(63′)可以具有相应的侧壁(59a、59b)，侧壁(59a、59b)沿着横向于第一对齐轴线和第二对齐轴线(55)的第一轴线(X)彼此相对，至少一个第二注入区域(59′)的第一部分(63′)的侧壁(59a、59b)具有相应的相互最大距离，该相互最大距离具有第一值(d

电气/电子装置可以被概括为包括至少一个结势垒肖特基(JBS)器件(50)。

结势垒肖特基(JBS)器件(50)的制造工艺可以被概括为包括以下步骤：在具有第一类型的导电性的碳化硅的半导体主体(68)中形成第一注入区域(59′)，第一注入区域(59′)具有与第一类型的导电性相反的第二类型的导电性，并且在半导体主体(68)的顶部表面(52a)处延伸到半导体主体(68)中，以与半导体主体(68)形成第一结势垒(JB)二极管(59)；以及形成第一电端子(58)，第一电端子(58)横向于第一注入区域(59′)，与第一注入区域(59′)欧姆接触并且与半导体主体(68)的顶部表面(52a)直接电接触，以与半导体主体(68)形成肖特基二极管(62)，其中形成第一注入区域(59′)的步骤包括在半导体主体(68)中形成第一注入区域(59′)的第一部分(63′)和第二部分(63″)，第一部分(63′)和第二部分(63″)彼此直接电连接，并且沿着横向于半导体主体(68)的顶部表面(52a)的第一对齐轴线(55)彼此对齐，第一注入区域(59′)的第一部分(63′)沿着第一对齐轴线(55)在第一注入区域(59′)的第二部分(63″)与第一电端子(58)之间延伸，其中第一注入区域(59′)的第一部分(63′)与第一对齐轴线(55)正交地具有最大宽度，该最大宽度具有第一值(d

形成第一注入区域(59′)的第一部分(63′)和第二部分(63″)的步骤可以包括：在半导体主体(68)的顶部表面(52a)上形成硬掩模(71)，硬掩模(71)暴露顶部表面(52a)的区域(71″)；在所述区域(71″)处，在半导体主体(68)中执行掺杂剂物种的第一注入(70)，以形成第一注入区域(59′)的第二部分(63″)；以及在所述区域(71″)处，在半导体主体(68)中执行掺杂剂物种的第二注入(72)，以形成第一注入区域(59′)的第一部分(63′)，其中第一注入(70)沿注入方向被执行，该注入方向相对于第一对齐轴线(55)形成角度(α)，并且第二注入(72)与第一对齐轴线(55)平行执行。

形成第一注入区域(59′)的第一部分(63′)和第二部分(63″)的步骤可以包括：在半导体主体(68)的顶部表面(52a)上形成第一硬掩模(81)，第一硬掩模(81)暴露顶部表面(52a)的第一区域(81″)；在所述第一区域(81″)处，在半导体主体(68)中执行掺杂剂物种的第一注入(70)，以形成第一注入区域(59′)的第二部分(63″)；在半导体主体(68)的顶部表面(52a)上形成第二硬掩模(83)，第二硬掩模(83)暴露顶部表面(52a)的第二区域(83″)，第二区域(83″)被包括在第一区域(81″)中；以及在所述第二区域(83″)处，在半导体主体(68)中执行掺杂剂物种的第二注入(72)，以形成第一注入区域(59′)的第一部分(63′)，其中第一区域(81″)与第一对齐轴线(55)正交地具有相应的最大宽度，该最大宽度具有第三值(L

第一注入(70)可以通过所述掺杂剂物种的一次或多次注入执行，该注入具有包括在200keV和500keV的注入能量和被包括在1·10

形成第一注入区域(59′)的第一部分(63′)和第二部分(63″)的步骤可以包括：在具有第一类型的导电性的碳化硅的晶片(90)的第一表面(90a)上形成第一硬掩模(81)，第一硬掩模(81)暴露第一表面(90a)的第一区域(81″)；在所述第一区域(81″)处，在晶片(90)中执行掺杂剂物种的第一注入(94)，以形成第一注入区域(59′)的第二部分(63″)；在晶片(90)的第一表面(90a)上形成碳化硅的外延层(95)，该外延层具有第一类型的导电性并且与晶片(90)限定半导体主体(68)；在外延层(95)上形成第二硬掩模(83)，第二硬掩模(83)暴露半导体主体(68)的顶部表面(52a)的第二区域(83″)，第二区域(83″)被包括在第一区域(81″)中；以及在所述第二区域(83″)处，在外延层(95)中执行掺杂剂物种的第二注入(96)，以形成第一注入区域(59′)的第一部分(63′)，其中第一区域(81″)与第一对齐轴线(55)正交地具有相应的最大宽度，该最大宽度具有第三值(L

第一注入(94)和第二注入(96)可以通过所述掺杂剂物种的一次或多次注入执行，该注入具有被包括在30keV和200keV之间的注入能量和被包括在1·10

形成外延层(95)的步骤可以包括通过被包括在5·10

上述各种实施例可以组合以提供另外的实施例。可以根据上述描述对实施例进行这些和其他变化。一般而言，在以下权利要求中，所使用的术语不应被解释为将权利要求限于本说明书和权利要求中所公开的具体实施例，但是应被解释为包括所有可能的实施例以及这些权利要求所享有的完整的等同物范围。因此，权利要求并不限于本公开。