一种积累型沟道结构的T-gate沟槽碳化硅晶体管及其制作方法

摘要

本发明涉及半导体技术领域，公开了一种积累型沟道结构的T‑gate沟槽碳化硅晶体管，包括衬底、缓冲层和外延薄膜；外延薄膜顶部中心的设置有沟槽，沟槽的侧壁和底部分别设有第一栅氧化层和第二栅氧化层；沟槽内部填充有栅电极；沟槽两侧对称设有基底和基区；基区顶部覆盖源区；源区和栅电极的顶部覆盖有隔离介质层；源区、基区、基底和隔离介质层顶部设有源电极；衬底背面设有漏电极。本发明的沟槽型碳化硅晶体管采用积累型沟道结构代替传统器件中的反型层沟道，以此来提高沟道载流子迁移率，降低晶体管的沟道电阻和阈值电压。

说明书

技术领域

本发明涉及半导体技术领域，具体涉及一种积累型沟道结构的T-gate沟槽碳化硅晶体管及其制作方法。

背景技术

随着信息科技水平的不断发展，第三代半导体的研发已经成为了当前各个企业的重地，与硅(Si)、锗(Ge)和砷化镓(GaAs)等传统半导体材料相比，碳化硅(SiC)具有禁带宽、热导率高、介电常数小、电子饱和漂移速率快、击穿临界电场高、硬度强、熔点高和化学稳定性好等诸多特性。目前，碳化硅已被作为新一代半导体材料，广泛应用于家用电器、光伏发电、风力发电、高效电动机、混合和纯电动汽车、高速列车和智能电网等诸多领域的半导体器件中，并表现出耐压等级高、散热性能好、漏电流小、导通功耗低和抗辐照能力强等诸多优势。因此，碳化硅材料为半导体器件的进一步发展带来了新的希望，其被普遍应用于功率器件的生产制作中。

现有的半导体器件通常在衬底上形成有垂直沟槽和通过在沟槽侧面上生长氧化硅膜而形成有垂直栅极的垂直型沟槽型碳化硅晶体管，以此来代替水平栅极的晶体管（如MOSFET和IGBT），垂直型沟槽型碳化硅晶体管有利于高电流和高集成度的元件，但现有的垂直型沟槽型碳化硅晶体管仍然存在以下缺陷：

（1）沟道反型层难以形成：由于SiC材料禁带宽度大，与Si材料等传统半导体器件相比，需要更大的栅电压才能形成反型层。也就是说SiC形成反型层的栅阈值电压比传统半导体器件高，同样的栅压下SiC器件的反型层中载流子浓度一般小于传统半导体器件，过大的栅压会超出栅化层的承受范围。

（2）沟道电阻过大：根据电导率公式，沟道电阻主要是由两个因素决定：一是沟道区载流子浓度，二是沟道区载流子迁移率。SiC与SiO

（3）栅氧化层容易击穿：由于垂直型沟槽型碳化硅晶体管的电场主要集中在具有沟槽栅极结构的SiC半导体的栅极底部，因此会劣化半导体器件的特性，当在较小的反向电压下，高电场集中的栅介质层也很容易被击穿。

可见，现有的沟槽型碳化硅晶体管普遍存在器件沟道反型层难以形成，沟道电阻过大的问题，以及栅氧化层容易击穿等问题。

发明内容

本发明的目的是提出一种积累型沟道结构的T-gate沟槽碳化硅晶体管。

实现本发明目的的技术方案为：

一种积累型沟道结构的T-gate沟槽碳化硅晶体管，包括自下而上依次设置有衬底、第一导电类型缓冲层和第一导电类型外延薄膜形成的半导体薄膜；

所述第一导电类型外延薄膜顶部设置有沟槽，沟槽的侧壁覆盖有第一栅氧化层，沟槽的底部覆盖有第二栅氧化层；所述沟槽内部填充有栅电极；

所述沟槽两侧对称设有相连的第二导电类型基底和第二导电类型基区，所述第二导电类型基底和第二导电类型基区为台状结构；

所述基区顶部覆盖第一导电类型源区；所述第一导电类型源区和栅电极的顶部覆盖有栅源隔离介质层，栅源隔离介质层与沟槽组成“T”形结构；

所述第一导电类型源区、第二导电类型基区、第二导电类型基底和隔离介质层顶部设有源电极；所述衬底背面还设有漏电极。

进一步地，若碳化硅晶体管为碳化硅MOSFET器件，则衬底掺杂类型为第一导电类型；若碳化硅晶体管为碳化硅IGBT器件，则衬底掺杂类型为第二导电类型。

进一步地，所述衬底、第一导电类型缓冲层、第一导电类型外延薄膜均为碳化硅半导体薄膜，且材料为4H-SiC、6H-SiC或3C-SiC中的一种。

进一步地，所述第一导电类型外延薄膜为多层外延薄膜或者单层外延薄膜。

进一步地，所述沟槽与第二导电类型基区的距离为0～200μm。

进一步地，第一导电类型与第二导电类型掺杂类型相反，掺杂类型包括N型或P型；若掺杂类型为N型，则掺杂杂质为氮或者磷；若掺杂类型为P型，则掺杂杂质为铝或者硼；N型掺杂或P型掺杂的掺杂浓度均1×10

本发明的另一目的是提出一种积累型沟道结构的T-gate沟槽碳化硅晶体管的制作方法。

实现本发明另一目的的技术方案为：

一种积累型沟道结构的T-gate沟槽碳化硅晶体管的制作方法，包括如下步骤：

S1，取自下而上依次设置有衬底、第一导电类型缓冲层和第一导电类型外延薄膜的半导体薄膜；

S2，在第一导电类型外延薄膜上通过二次外延或者离子注入工艺形成第一导电类型源区；

S3，在第一导电类型源区上表面通过介质薄膜沉积、光刻和刻蚀，形成图形化掩膜Ⅰ；并在第一导电类型外延薄膜顶部两侧通过离子注入工艺形成第二导电类型基区；

S4，在步骤S3中的注入的掩膜Ⅰ外表面再次通过介质薄膜沉积、光刻和刻蚀，形成图形化掩膜Ⅱ，使得第一导电类型源区上表面两侧裸露出来；

S5，对步骤S4中掩膜Ⅱ两侧裸露出来的部分薄膜进行刻蚀，形成台面结构。

S6，在第二导电类型基区下方通过离子注入工艺形成第二导电类型基底，并去除掩膜Ⅰ和掩膜Ⅱ，并进行高温退火，激活注入杂质；

S7，在第一导电类型源区上表面中部进行光刻刻蚀，形成贯穿第一导电类型外延薄膜的沟槽，并在沟槽底部形成“U”字型或“一”字型第二栅氧化层；

S8，对沟槽侧壁进行热氧化和/或薄膜沉积，形成栅沟槽沟道区第一栅氧化层；再进行栅电极薄膜沉积和刻蚀，使栅电极薄膜填充所述沟槽，形成栅电极。

S9，在沟槽和第一导电类型源区上表面进行绝缘介质薄膜沉积、光刻和刻蚀，形成栅源隔离介质层；在第二导电类型基区、第二导电类型基底和第一导电类型源区上表面通过欧姆接触或压焊方式形源电极；在衬底背面通过欧姆接触或压焊方式形成漏电极。

进一步地，所述掩膜Ⅱ的厚度为0.01um～100um。

进一步地，所述步骤S5中的刻蚀为反应离子刻蚀技术和/或感应耦合等离子体刻蚀技术；刻蚀气体为SF

进一步地，所述步骤S6中的退火气氛为真空、氮气或氩气气氛；退火温度为300℃～3000℃，所述退火时间为0.1min～1000h。

本发明的有益效果在于：

（1）本发明的沟槽型碳化硅晶体管采用积累型沟道结构代替传统器件中的反型层沟道，以此来提高沟道载流子迁移率，降低了晶体管的沟道电阻和阈值电压。

（2）采用本发明方法制备的栅底部氧化层可防止在高电场下的提前击穿，提高了器件耐压性能和器件可靠性。

（3）采用本发明的制作方法，利用刻蚀等手段将基底和基区刻蚀成台面形状且经过圆弧化处理，从而改善基区结附近表面的电场分布，缓解基区结边缘附近电场集中，可在高阻断耐压下保护栅沟槽底部氧化层，减小其所受电场强度，提高器件反向击穿电压，且本发明的制作方法工艺简单，易于实现，适合大规模生产。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为步骤S1完成后的一种结构示意图。

图2为步骤S2完成后的一种结构示意图。

图3为步骤S3完成后的一种结构示意图。

图4为步骤S4完成后的一种结构示意图。

图5为步骤S5完成后的一种结构示意图。

图6为步骤S6完成后的一种结构示意图。

图7为步骤S7完成后的一种结构示意图。

图8为步骤S8完成后的一种结构示意图。

图9为步骤S9完成后的一种整体结构示意图。

图中：11.衬底；12.缓冲层；13.外延薄膜；130.第一外延层；131.第二外延层；14.基区；140.掩膜Ⅰ；15.基底；150.掩膜Ⅱ；16.第一栅氧化层；17.源区；18.第二栅氧化层；19.栅电极；20.栅源隔离介质层；21.源电极；22.漏电极。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1

一种积累型沟道结构的T-gate沟槽碳化硅晶体管，包括自下而上依次设置有N型衬底11、N型缓冲层12和N型外延薄膜13的半导体薄膜；

所述N型衬底11、N型缓冲层12和N型外延薄膜13均为碳化硅半导体薄膜，且材料为4H-SiC、6H-SiC或3C-SiC中的一种。

所述N型外延薄膜13顶部中心设置有沟槽，沟槽的侧壁覆盖有第一栅氧化层16，沟槽的底部覆盖有第二栅氧化层18；所述沟槽内部填充有栅电极19；

所述沟槽两侧对称设有相连的P型基底15和P型基区14，所述P型基底15和P型基区14为台状结构，且台状结构靠近沟槽的一侧均经过圆弧化处理；

在本发明中，所述N型外延薄膜13为多层外延薄膜或者单层外延薄膜；半导体薄膜的整体厚度为1μm-800μm，其中，N型衬底11的厚度为0.1um-500um，N型缓冲层12的厚度为0.1um-100um，N型外延薄膜13包含的层数为1～1000，每层外延薄膜13厚度为0.1um～500um，本发明以两层外延薄膜13示例，外延薄膜13包含两层外延薄膜，即第一外延层130和第一外延层130；N型源区17的薄膜厚度为0.1um～100um。沟槽与P型基区14的距离为0～200μm；

所述基区14顶部覆盖N型源区17；所述N型源区17和栅电极19的顶部覆盖有栅源隔离介质层20，栅源隔离介质层20与沟槽组成“T”形结构；

所述N型源区17、P型基区14、P型基底15和隔离介质层顶部设有源电极21；所述N型衬底11背面还设有漏电极22。

上述N型掺杂的掺杂杂质为氮（N）或者磷（P）；P型掺杂的掺杂杂质为铝（Al）或者硼（B）；N型掺杂或P型掺杂的掺杂浓度均1×10

上述积累型沟道结构的T-gate沟槽碳化硅晶体管的制备方法包括以下步骤：

S1，取自下而上依次设置有N型衬底11、N型缓冲层12和N型外延薄膜13的半导体薄膜，具体如图1所示；

所述N型外延薄膜13为多层外延薄膜或者单层外延薄膜，本发明优选两层外延薄膜13，外延薄膜13包含两层外延薄膜，即第一外延层130和第二外延层131。

S2，在N型外延薄膜13上通过二次外延或者离子注入工艺形成N型源区17，具体如图2所示；

S3，在N型源区17上表面通过介质薄膜沉积、光刻和刻蚀，形成图形化掩膜Ⅰ140；并在N型外延薄膜13顶部两侧通过离子注入工艺形成P型基区14，具体如图3所示；

S4，在步骤S3中的注入的掩膜Ⅰ140外表面再次通过介质薄膜沉积、光刻和刻蚀，形成图形化掩膜Ⅱ150，使得N型源区17上表面两侧裸露出来，具体如图4所示；

所述掩膜Ⅰ140和掩膜Ⅱ150为二氧化硅、氮化硅、多晶硅、非晶硅或常见金属（如Ni、Al、W、Ti或其他合金化合物）形成的单层薄膜或任意组合的复合层薄膜；且掩膜Ⅰ140和掩膜Ⅱ150的薄膜厚度均为0.01um～100um；

在步骤S3中，所述光刻技术和湿法或干法刻蚀技术中，掩膜板图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm～200μm，刻蚀深度为0.01μm～200μm，台面区域宽度为0.01μm～200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm～20cm。所述离子注入的物质为N，P，B，或Al，离子注入的能量为10kev～15Mev，所述离子注入的温度为22℃～1000℃，所述离子注入的剂量为1×10

S5，对步骤S4中掩膜Ⅱ150两侧裸露出来的部分薄膜进行刻蚀，形成台面结构，具体如图5所示。

在步骤S5的刻蚀过程中，刻蚀为反应离子刻蚀技术和/或感应耦合等离子体刻蚀技术；刻蚀气体包括但不限于SF

S6，在P型基区14下方通过离子注入工艺形成P型基底15，去除掩膜Ⅰ140和掩膜Ⅱ150，并进行高温退火，激活注入杂质，具体如图6所示；

所述离子注入的物质为铝（Al）或者硼（B），离子注入的能量为10kev～15Mev，所述离子注入的温度为22℃～1000℃，所述离子注入的剂量为1×10

退火气氛为真空、氮气或氩气气氛，退火温度为300℃～3000℃，退火时间为0.1min～1000h。

S7，在N型源区17上表面中部进行光刻刻蚀，形成贯穿N型外延薄膜13的沟槽，并在沟槽底部形成“U”字型或“一”字型第二栅氧化层18，具体如图7所示；

所述光刻刻蚀图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm～200μm，刻蚀深度为0.01μm～200μm，台面区域宽度为0.01μm～200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm～20cm。

所述第二栅氧化层18为二氧化硅、氧化铝、氮化硅、氧化铪等单层薄膜或任意组合的复合薄膜，薄膜厚度为0.01μm～200μm。

S8，对沟槽侧壁进行热氧化和/或薄膜沉积，形成栅沟槽沟道区第一栅氧化层16；再进行栅电极19薄膜沉积和刻蚀，使栅电极19薄膜填充所述沟槽，形成栅电极19，具体如图8所示。

所述栅沟槽沟道区第一栅氧化层16为二氧化硅、氧化铝、氮化硅、氧化铪等单层薄膜或任意组合的复合薄膜，薄膜厚度为0.001μm～100μm。

所述栅电极19为高掺杂多晶硅或常见金属（Al、Ni、Ti、W、Ag、Au）的单层薄膜或其任意组合的复合薄膜。薄膜厚度为0.001μm～200μm。

S9，在沟槽和N型源区17上表面进行绝缘介质薄膜沉积、光刻和刻蚀，形成栅源隔离介质层20；在P型基区14、P型基底15和N型源区17上表面通过欧姆接触或压焊方式形源电极21；在N型衬底11背面通过欧姆接触或压焊方式形成漏电极22，具体如图9所示。

所述源电极21和漏电极22为金属或其他导电材料，具体为Ti、Ni、Al、Cu、Au、Ag、Mo、W、TiW、TiC、Fe和Cr等单层薄膜或多种复合薄膜组成，薄膜厚度为0.001um～100um。

所述欧姆接触可通过高温处理过程实现，处理方式包括快速热退火（RTA）或激光退火（LA）或其他高温炉中退火，处理过程中气体氛围为真空环境、氮气和氩气等惰性气体氛围下。

实施例2

一种积累型沟道结构的T-gate沟槽碳化硅晶体管，包括自下而上依次设置有P型衬底11、P型缓冲层12和P型外延薄膜13的半导体薄膜；

所述P型衬底11、P型缓冲层12和P型外延薄膜13均为碳化硅半导体薄膜，且材料为4H-SiC、6H-SiC或3C-SiC中的一种。

所述P型外延薄膜13顶部中心设置有沟槽，沟槽的侧壁覆盖有第一栅氧化层16，沟槽的底部覆盖有第二栅氧化层18；所述沟槽内部填充有栅电极19；

所述沟槽两侧对称设有相连的N型基底15和N型基区14，所述N型基底15和N型基区14为台状结构，且台状结构靠近沟槽一侧均经过圆弧化处理；

在本发明中，所述P型外延薄膜13为多层外延薄膜或者单层外延薄膜；半导体薄膜的整体厚度为1μm-800μm，其中，P型衬底11的厚度为0.1um-500um，P型缓冲层12的厚度为0.1um-100um，P型外延薄膜13包含的层数为1～1000，每层外延薄膜13厚度为0.1um～500um，本发明以两层外延薄膜13示例，外延薄膜13包含两层外延薄膜，即第一外延层130和第一外延层130；P型源区17的薄膜厚度为0.1um～100um。沟槽与N型基区14的距离为0～200μm；

所述基区14顶部覆盖P型源区17；所述P型源区17和栅电极19的顶部覆盖有栅源隔离介质层20，栅源隔离介质层20与沟槽组成“T”形结构；

所述P型源区17、N型基区14、N型基底15和隔离介质层顶部设有源电极21；所述P型衬底11背面还设有漏电极22。

上述N型掺杂的掺杂杂质为氮（N）或者磷（P）；P型掺杂的掺杂杂质为铝（Al）或者硼（B）；N型掺杂或P型掺杂的掺杂浓度均1×10

上述积累型沟道结构的T-gate沟槽碳化硅晶体管的制备方法包括以下步骤：

S1，取自下而上依次设置有P型衬底11、P型缓冲层12和P型外延薄膜13的半导体薄膜；

所述P型外延薄膜13为多层外延薄膜或者单层外延薄膜，本发明优选两层外延薄膜13，外延薄膜13包含两层外延薄膜，即第一外延层130和第二外延层131。

S2，在P型外延薄膜13上通过二次外延或者离子注入工艺形成P型源区17；

S3，在P型源区17上表面通过介质薄膜沉积、光刻和刻蚀，形成图形化掩膜Ⅰ140；并在P型外延薄膜13顶部两侧通过离子注入工艺形成N型基区14；

S4，在步骤S3中的注入的掩膜Ⅰ140外表面再次通过介质薄膜沉积、光刻和刻蚀，形成图形化掩膜Ⅱ150，使得P型源区17上表面两侧裸露出来；

所述掩膜Ⅰ140和掩膜Ⅱ150为二氧化硅、氮化硅、多晶硅、非晶硅或常见金属（如Ni、Al、W、Ti或其他合金化合物）形成的单层薄膜或任意组合的复合层薄膜；且掩膜Ⅰ140和掩膜Ⅱ150的薄膜厚度均为0.01um～100um；

在步骤S3中，所述光刻技术和湿法或干法刻蚀技术中，掩膜板图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm～200μm，刻蚀深度为0.01μm～200μm，台面区域宽度为0.01μm～200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm～20cm。所述离子注入的物质为N，P，B，或Al，离子注入的能量为10kev～15Mev，所述离子注入的温度为22℃～1000℃，所述离子注入的剂量为1×10

S5，对步骤S4中掩膜Ⅱ150两侧裸露出来的部分薄膜进行刻蚀，形成台面结构。

在步骤S5的刻蚀过程中，刻蚀为反应离子刻蚀技术和/或感应耦合等离子体刻蚀技术；刻蚀气体包括但不限于SF

S6，在N型基区14下方通过离子注入工艺形成N型基底15，去除掩膜Ⅰ140和掩膜Ⅱ150，并进行高温退火，激活注入杂质；

所述离子注入的物质为氮（N）或者磷（P），离子注入的能量为10kev～15Mev，所述离子注入的温度为22℃～1000℃，所述离子注入的剂量为1×10

退火气氛为真空、氮气或氩气气氛，退火温度为300℃～3000℃，退火时间为0.1min～1000h。

S7，在P型源区17上表面中部进行光刻刻蚀，形成贯穿P型外延薄膜13的沟槽，并在沟槽底部形成“U”字型或“一”字型第二栅氧化层18；

所述光刻刻蚀图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm～200μm，刻蚀深度为0.01μm～200μm，台面区域宽度为0.01μm～200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm～20cm。

所述第二栅氧化层18为二氧化硅、氧化铝、氮化硅、氧化铪等单层薄膜或任意组合的复合薄膜，薄膜厚度为0.01μm～200μm。

S8，对沟槽侧壁进行热氧化和/或薄膜沉积，形成栅沟槽沟道区第一栅氧化层16；再进行栅电极19薄膜沉积和刻蚀，使栅电极19薄膜填充所述沟槽，形成栅电极19。

所述栅沟槽沟道区第一栅氧化层16为二氧化硅、氧化铝、氮化硅、氧化铪等单层薄膜或任意组合的复合薄膜，薄膜厚度为0.001μm～100μm。

所述栅电极19为高掺杂多晶硅或常见金属（Al、Ni、Ti、W、Ag、Au）的单层薄膜或其任意组合的复合薄膜。薄膜厚度为0.001μm～200μm。

S9，在沟槽和P型源区17上表面进行绝缘介质薄膜沉积、光刻和刻蚀，形成栅源隔离介质层20；在N型基区14、N型基底15和P型源区17上表面通过欧姆接触或压焊方式形源电极21；在P型衬底11背面通过欧姆接触或压焊方式形成漏电极22。

所述源电极21和漏电极22为金属或其他导电材料，具体为Ti、Ni、Al、Cu、Au、Ag、Mo、W、TiW、TiC、Fe和Cr等单层薄膜或多种复合薄膜组成，薄膜厚度为0.001um～100um。

所述欧姆接触可通过高温处理过程实现，处理方式包括快速热退火（RTA）或激光退火（LA）或其他高温炉中退火，处理过程中气体氛围为真空环境、氮气和氩气等惰性气体氛围下。

实施例3

一种积累型沟道结构的T-gate沟槽碳化硅晶体管，包括自下而上依次设置有P型衬底11、N型缓冲层12和N型外延薄膜13的半导体薄膜；

所述P型衬底11、N型缓冲层12和N型外延薄膜13均为碳化硅半导体薄膜，且材料为4H-SiC、6H-SiC或3C-SiC中的一种。

所述N型外延薄膜13顶部中心设置有沟槽，沟槽的侧壁覆盖有第一栅氧化层16，沟槽的底部覆盖有第二栅氧化层18；所述沟槽内部填充有栅电极19；

所述沟槽两侧对称设有相连的P型基底15和P型基区14，所述P型基底15和P型基区14为台状结构，且台状结构靠近沟槽一侧均经过圆弧化处理；

在本发明中，所述N型外延薄膜13为多层外延薄膜或者单层外延薄膜；半导体薄膜的整体厚度为1μm-800μm，其中，P型衬底11的厚度为0.1um-500um，N型缓冲层12的厚度为0.1um-100um，N型外延薄膜13包含的层数为1～1000，每层外延薄膜13厚度为0.1um～500um，本发明以两层外延薄膜13示例，外延薄膜13包含两层外延薄膜，即第一外延层130和第一外延层130；N型源区17的薄膜厚度为0.1um～100um。沟槽与P型基区14的距离为0～200μm；

所述基区14顶部覆盖N型源区17；所述N型源区17和栅电极19的顶部覆盖有栅源隔离介质层20，栅源隔离介质层20与沟槽组成“T”形结构；

所述N型源区17、P型基区14、P型基底15和隔离介质层顶部设有源电极21；所述P型衬底11背面还设有漏电极22。

上述N型掺杂的掺杂杂质为氮（N）或者磷（P）；P型掺杂的掺杂杂质为铝（Al）或者硼（B）；N型掺杂或P型掺杂的掺杂浓度均1×10

上述积累型沟道结构的T-gate沟槽碳化硅晶体管的制备方法包括以下步骤：

S1，取自下而上依次设置有P型衬底11、N型缓冲层12和N型外延薄膜13的半导体薄膜；

所述N型外延薄膜13为多层外延薄膜或者单层外延薄膜，本发明优选两层外延薄膜13，外延薄膜13包含两层外延薄膜，即第一外延层130和第二外延层131。

S2，在N型外延薄膜13上通过二次外延或者离子注入工艺形成N型源区17；

S3，在N型源区17上表面通过介质薄膜沉积、光刻和刻蚀，形成图形化掩膜Ⅰ140；并在N型外延薄膜13顶部两侧通过离子注入工艺形成P型基区14；

S4，在步骤S3中的注入的掩膜Ⅰ140外表面再次通过介质薄膜沉积、光刻和刻蚀，形成图形化掩膜Ⅱ150，使得N型源区17上表面两侧裸露出来；

所述掩膜Ⅰ140和掩膜Ⅱ150为二氧化硅、氮化硅、多晶硅、非晶硅或常见金属（如Ni、Al、W、Ti或其他合金化合物）形成的单层薄膜或任意组合的复合层薄膜；且掩膜Ⅰ140和掩膜Ⅱ150的薄膜厚度为均为0.01um～100um；

在步骤S3中，所述光刻技术和湿法或干法刻蚀技术中，掩膜板图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm～200μm，刻蚀深度为0.01μm～200μm，台面区域宽度为0.01μm～200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm～20cm。所述离子注入的物质为N，P，B，或Al，离子注入的能量为10kev～15Mev，所述离子注入的温度为22℃～1000℃，所述离子注入的剂量为1×10

S5，对步骤S4中掩膜Ⅱ150两侧裸露出来的部分薄膜进行刻蚀，形成台面结构。

在步骤S5的刻蚀过程中，刻蚀为反应离子刻蚀技术和/或感应耦合等离子体刻蚀技术；刻蚀气体包括但不限于SF

S6，在P型基区14下方通过离子注入工艺形成P型基底15，去除掩膜Ⅰ140和掩膜Ⅱ150，并进行高温退火，激活注入杂质；

所述离子注入的物质为铝（Al）或者硼（B）离子注入的能量为10kev～15Mev，所述离子注入的温度为22℃～1000℃，所述离子注入的剂量为1×10

退火气氛为真空、氮气或氩气气氛，退火温度为300℃～3000℃，退火时间为0.1min～1000h。

S7，在N型源区17上表面中部进行光刻刻蚀，形成贯穿N型外延薄膜13的沟槽，并在沟槽底部形成“U”字型或“一”字型第二栅氧化层18；

所述光刻刻蚀图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm～200μm，刻蚀深度为0.01μm～200μm，台面区域宽度为0.01μm～200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm～20cm。

所述第二栅氧化层18为二氧化硅、氧化铝、氮化硅、氧化铪等单层薄膜或任意组合的复合薄膜，薄膜厚度为0.01μm～200μm。

S8，对沟槽侧壁进行热氧化和/或薄膜沉积，形成栅沟槽沟道区第一栅氧化层16；再进行栅电极19薄膜沉积和刻蚀，使栅电极19薄膜填充所述沟槽，形成栅电极19。

所述栅沟槽沟道区第一栅氧化层16为二氧化硅、氧化铝、氮化硅、氧化铪等单层薄膜或任意组合的复合薄膜，薄膜厚度为0.001μm～100μm。

所述栅电极19为高掺杂多晶硅或常见金属（Al、Ni、Ti、W、Ag、Au）的单层薄膜或其任意组合的复合薄膜。薄膜厚度为0.001μm～200μm。

S9，在沟槽和N型源区17上表面进行绝缘介质薄膜沉积、光刻和刻蚀，形成栅源隔离介质层20；在P型基区14、P型基底15和N型源区17上表面通过欧姆接触或压焊方式形源电极21；在P型衬底11背面通过欧姆接触或压焊方式形成漏电极22。

所述源电极21和漏电极22为金属或其他导电材料，具体为Ti、Ni、Al、Cu、Au、Ag、Mo、W、TiW、TiC、Fe和Cr等单层薄膜或多种复合薄膜组成，薄膜厚度为0.001um～100um。

所述欧姆接触可通过高温处理过程实现，处理方式包括快速热退火（RTA）或激光退火（LA）或其他高温炉中退火，处理过程中气体氛围为真空环境、氮气和氩气等惰性气体氛围下。

实施例4

一种积累型沟道结构的T-gate沟槽碳化硅晶体管，包括自下而上依次设置有N型衬底11、P型缓冲层12和P型外延薄膜13的半导体薄膜；

所述N型衬底11、P型缓冲层12和P型外延薄膜13均为碳化硅半导体薄膜，且材料为4H-SiC、6H-SiC或3C-SiC中的一种。

所述P型外延薄膜13顶部中心设置有沟槽，沟槽的侧壁覆盖有第一栅氧化层16，沟槽的底部覆盖有第二栅氧化层18；所述沟槽内部填充有栅电极19；

所述沟槽两侧对称设有相连的N型基底15和N型基区14，所述N型基底15和N型基区14为台状结构，且台状结构靠近沟槽一侧均经过圆弧化处理；

在本发明中，所述P型外延薄膜13为多层外延薄膜或者单层外延薄膜；半导体薄膜的整体厚度为1μm-800μm，其中，N型衬底11的厚度为0.1um-500um，P型缓冲层12的厚度为0.1um-100um，P型外延薄膜13包含的层数为1～1000，每层外延薄膜13厚度为0.1um～500um，本发明以两层外延薄膜13示例，外延薄膜13包含两层外延薄膜，即第一外延层130和第一外延层130；P型源区17的薄膜厚度为0.1um～100um。沟槽与N型基区14的距离为0～200μm；

所述基区14顶部覆盖P型源区17；所述P型源区17和栅电极19的顶部覆盖有栅源隔离介质层20，栅源隔离介质层20与沟槽组成“T”形结构；

所述P型源区17、N型基区14、N型基底15和隔离介质层顶部设有源电极21；所述N型衬底11背面还设有漏电极22。

上述N型掺杂的掺杂杂质为氮（N）或者磷（P）；P型掺杂的掺杂杂质为铝（Al）或者硼（B）；N型掺杂或P型掺杂的掺杂浓度均1×10

上述积累型沟道结构的T-gate沟槽碳化硅晶体管的制备方法包括以下步骤：

S1，取自下而上依次设置有N型衬底11、P型缓冲层12和P型外延薄膜13的半导体薄膜；

所述P型外延薄膜13为多层外延薄膜或者单层外延薄膜，本发明优选两层外延薄膜13，外延薄膜13包含两层外延薄膜，即第一外延层130和第二外延层131。

S2，在P型外延薄膜13上通过二次外延或者离子注入工艺形成P型源区17；

S3，在P型源区17上表面通过介质薄膜沉积、光刻和刻蚀，形成图形化掩膜Ⅰ140；并在P型外延薄膜13顶部两侧通过离子注入工艺形成N型基区14；

S4，在步骤S3中的注入的掩膜Ⅰ140外表面再次通过介质薄膜沉积、光刻和刻蚀，形成图形化掩膜Ⅱ150，使得P型源区17上表面两侧裸露出来；

所述掩膜Ⅰ140和掩膜Ⅱ150为二氧化硅、氮化硅、多晶硅、非晶硅或常见金属（如Ni、Al、W、Ti或其他合金化合物）形成的单层薄膜或任意组合的复合层薄膜；且掩膜Ⅰ140和掩膜Ⅱ150的薄膜厚度为均为0.01um～100um；

在步骤S3中，所述光刻技术和湿法或干法刻蚀技术中，掩膜板图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm～200μm，刻蚀深度为0.01μm～200μm，台面区域宽度为0.01μm～200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm～20cm。所述离子注入的物质为N，P，B，或Al，离子注入的能量为10kev～15Mev，所述离子注入的温度为22℃～1000℃，所述离子注入的剂量为1×10

S5，对步骤S4中掩膜Ⅱ150两侧裸露出来的部分薄膜进行刻蚀，形成台面结构。

在步骤S5的刻蚀过程中，刻蚀为反应离子刻蚀技术和/或感应耦合等离子体刻蚀技术；刻蚀气体包括但不限于SF

S6，在N型基区14下方通过离子注入工艺形成N型基底15，去除掩膜Ⅰ140和掩膜Ⅱ150，并进行高温退火，激活注入杂质；

所述离子注入的物质为氮（N）或者磷（P），离子注入的能量为10kev～15Mev，所述离子注入的温度为22℃～1000℃，所述离子注入的剂量为1×10

退火气氛为真空、氮气或氩气气氛，退火温度为300℃～3000℃，退火时间为0.1min～1000h。

S7，在P型源区17上表面中部进行光刻刻蚀，形成贯穿P型外延薄膜13的沟槽，并在沟槽底部形成“U”字型或“一”字型第二栅氧化层18；

所述光刻刻蚀图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm～200μm，刻蚀深度为0.01μm～200μm，台面区域宽度为0.01μm～200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm～20cm。

所述第二栅氧化层18为二氧化硅、氧化铝、氮化硅、氧化铪等单层薄膜或任意组合的复合薄膜，薄膜厚度为0.01μm～200μm。

S8，对沟槽侧壁进行热氧化和/或薄膜沉积，形成栅沟槽沟道区第一栅氧化层16；再进行栅电极19薄膜沉积和刻蚀，使栅电极19薄膜填充所述沟槽，形成栅电极19。

所述栅沟槽沟道区第一栅氧化层16为二氧化硅、氧化铝、氮化硅、氧化铪等单层薄膜或任意组合的复合薄膜，薄膜厚度为0.001μm～100μm。

所述栅电极19为高掺杂多晶硅或常见金属（Al、Ni、Ti、W、Ag、Au）的单层薄膜或其任意组合的复合薄膜。薄膜厚度为0.001μm～200μm。

S9，在沟槽和P型源区17上表面进行绝缘介质薄膜沉积、光刻和刻蚀，形成栅源隔离介质层20；在N型基区14、N型基底15和P型源区17上表面通过欧姆接触或压焊方式形源电极21；在N型衬底11背面通过欧姆接触或压焊方式形成漏电极22。

所述源电极21和漏电极22为金属或其他导电材料，具体为Ti、Ni、Al、Cu、Au、Ag、Mo、W、TiW、TiC、Fe和Cr等单层薄膜或多种复合薄膜组成，薄膜厚度为0.001um～100um。

所述欧姆接触可通过高温处理过程实现，处理方式包括快速热退火（RTA）或激光退火（LA）或其他高温炉中退火，处理过程中气体氛围为真空环境、氮气和氩气等惰性气体氛围下。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步地的详细说明，所应理解的是，以上所述仅为本发明的具体实施方法而已，并不用于限制本发明，凡是在本发明的主旨之内，所做的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。