一种封装基板的设计方法、封装基板和芯片

摘要

本申请提供了一种封装基板的设计方法、封装基板和芯片，所述封装基板包括积层buildup layer和核心层core layer，所述core layer包括多个信号孔；所述方法，包括：在所述core layer中的两个信号孔的对角线上增加地线核心孔vss core via，用于为所述两个信号孔传递的信号提供返回路径。采用上述方法，处于对角线上的两个信号孔传递的信号就可以通过地线核心孔返回到地端，从而减少了两个信号孔之间信号的耦合，进而也就减少了串扰。

说明书

技术领域

本申请涉及集成电路技术领域，尤其涉及一种封装基板的设计方法、封装基板和芯片。

背景技术

随着新应用的诞生，人工智能、计算机视觉和自动驾驶以及高性能计算的迅猛发展，数据的传输速率也越来越高，并行总线的双倍速率(Double Data Rate，DDR)已经发展到16Gbps，而串行总线的串并收发器Serdes也登上了112Gbps的舞台。

由于数据传输速率越来越高，信号的上升沿越来越快，信号的质量问题也越来越明显，反射、振铃、串扰、码间干扰、电源噪声和轨道塌陷等问题都会引起信号传输出现误码，甚至无法收到数据等现象。大部分数字系统所应用的信号接口都由大量的信号线通过重新分布层(RDL)、封装、接插件、连接器以及PCB等方式进行传输，其中串扰将极大地影响系统的性能。当串扰为-20dB时，有10％的噪声耦合到信号线；当串扰为-40dB时，有1％的噪声耦合到信号线；当串扰为-60dB时，有1‰的噪声耦合到信号线。对于56G Serdes的设计，规范要求信号线上的总串扰量不能超过3mV，对于1000mV的输入信号，耦合到信号线上的串扰不能超过3‰，即-50dB，因此串扰优化是封装设计的重点之一。

现有技术中一般会通过增加信号线之间的间距、减少线宽、减少介质厚度、增加VSS屏蔽、改变IP的凸点排布(bump map)或改变封装管脚排布图(ball map)来减少串扰。然而现有技术的提供的串扰方法，一般会受限于封装设计的物理尺寸、材料、走线等等，例如现有技术在改变ball map时，是采用全包地ball pattern来减少串扰，但是全包地ballpattern会使基板的封装尺寸增加进而导致成本增加。

因此，如何能减少封装设计中的串扰且不增加成本是值得考虑的技术问题之一。

发明内容

有鉴于此，本申请提供一种封装基板的设计方法、封装基板和芯片，用以减少封装设计中的串扰且不增加成本。

具体地，本申请是通过如下技术方案实现的：

根据本申请的第一方面，提供一种封装基板的设计方法，用于对封装基板进行设计，所述封装基板包括积层buildup layer和核心层core layer，所述core layer包括多个信号孔；所述方法，包括：

在所述core layer中的两个信号孔的对角线上增加地线核心孔vss core via，用于为所述两个信号孔传递的信号提供返回路径。

根据本申请的第二方面，提供一种封装基板，包括：

积层buildup layer和核心层core layer；

其中，所述core layer中的两个信号孔的对角线上具有地线核心孔vss corevia，所述vss core via用于为所述两个信号孔传递的信号提供返回路径。

根据本申请的第三方面，提供一种芯片，该芯片为采用本申请第一方面所提供的方法封装得到的。

根据本申请的第四方面，提供一种电子设备，包括处理器和机器可读存储介质，机器可读存储介质存储有能够被处理器执行的计算机程序，处理器被计算机程序促使执行本申请实施例第一方面所提供的方法。

根据本申请的第五方面，提供一种机器可读存储介质，机器可读存储介质存储有计算机程序，在被处理器调用和执行时，计算机程序促使处理器执行本申请实施例第一方面所提供的方法。

本申请实施例的有益效果：

通过在两个信号孔的对角线上的设定位置上打地线核心孔，这样一来，处于对角线上的两个信号孔传递的信号就可以通过地线核心孔返回到地端，从而减小了两个信号孔之间信号的耦合，进而也就减少了串扰。此外，本实施例中是在两个信号孔的对角线上打地线核心孔vss core via，因此不会增加封装尺寸，进而也就不会增加成本。

附图说明

图1a是本申请实施例提供的一种信号线的电场分布示意图；

图1b是本申请实施例提供的另一种信号线的电场分布示意图；

图2是本申请实施例提供的一种封装基板的设计方法的流程图；

图3是本申请实施例提供的一种封装基板的结构示意图；

图4a是现有技术提供的一种LPDDR5的ball pattern的排布示意图；

图4b是现有的ball pattern排布对应的核心层的信号孔的布局示意图；

图4c是本申请实施例提供ball pattern排布对应的核心层的信号孔的布局示意图；

图5a是现有技术提供的差分信号孔的ball pattern排布示意图；

图5b是现有的差分信号孔的ball pattern排布对应的核心层的信号孔的布局示意图；

图5c是本实施例提供的差分信号孔的ball pattern排布对应的核心层的信号孔的布局示意图之一；

图6是本实施例提供的差分信号孔的ball pattern排布对应的核心层的信号孔的布局示意图之二；

图7是本申请实施例提供的实施封装基板的设计方法的电子设备的硬件结构示意图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如本申请的一些方面相一致的装置和方法的例子。

在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相对应的列出项目的任何或所有可能组合。

应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

在介绍本申请提供的基板的封装设计方法之前，先对本申请涉及的技术术语进行介绍：

串扰：信号是以电磁波的形式以传输线为载体进行传播的，该电磁波是信号在传输线的两导体间形成的。而当相邻的传输线相互靠近时，信号所产生的电场和磁场的边缘将相互影响，当外加激励时，场之间相互作用将会引起传输线之间的能量耦合，简称为串扰。参考图1a和图1b所示的电场的分布，图1a的传输线间距较大，受害线的噪声较小；图1b的传输线间距较小，受害线受进攻线的影响，噪声较大，这就是增加间距减小串扰的原因。信号在传输时，往往会找到最短路径返回到地线(vss)，因此在两个信号之间通常会增加vss，让信号以最短路径返回到地端而不会耦合到相邻信号线上。基于此原理，本申请提出在信号孔之间增加vss via，使得信号孔的耦合减小，从而减小串扰，后续详细介绍之。

下面对本申请提供的封装基板的设计方法进行详细地说明。

参见图2，图2是本申请提供的一种封装基板的设计方法的流程图，用于对封装基板进行设计，该封装基板包括积层buildup layer和核心层core layer，参考图3所示的基板，该core layer包括多个信号孔，该方法可包括如下所示步骤：

S201、在core layer中的两个信号孔的对角线上增加地线核心孔vss core via，用于为所述两个信号孔传递的信号提供返回路径。

具体地，在封装设计中，基板包括积层和核心层，而积层和核心层在连接各层信号线时采用的打孔方式不同，目前的封装设计中，有两种过孔方式，一种是激光孔(laservia)，主要用于对积层buildup layer打孔，请参考图3所示的激光过孔；另一种是机械孔(PTH via)，用于对核心层core layer的各层传输线进行打孔，可以称为核心孔(corevia)，也请参考图3所示的核心孔，若对core layer的各层的信号线进行打孔以连接各层的信号线，则打孔得到的孔称为信号孔，实际应用中，core layer中一般会打多个信号孔，以实现所期望的信号线之间的连接。

可选地，核心层core layer位于封装基板中最厚的几层，例如某个芯片封装的基板中核心层core layer为最厚的两层。

需要说明的是，在core layer打孔的特点是孔径大，垂直方向距离长，若在信号穿过信号孔附近没有地线时，则信号孔之间会存在相互耦合，导致信号孔之间发生串扰。为了解决这一问题，本申请提出在core layer中的两个信号孔的对角线上增加地线核心孔vsscore via，参考图4a～图4c所示，图4a列举出了现有的低功耗双倍速率同步动态随机存储器(Low Power Double Data Rate SDRAM，LPDDR5)的封装管脚排布固定模式ball pattern的排布示意图，其管脚对应的核心层的信号孔的布局示意图请参考图4b所示，从图4a和图4b可以看出，一个信号管脚SIG pin旁边有4个地线管脚VSS pin作为返回路径，例如信号管脚SIG3旁边有4个VSS，现有技术中如果采用全包地的ball pattern来减少串扰，则图4a中四个角上的SIG(SIG1、SIG2、SIG4、SIG5)也应该换为VSS，那么要保证同样的数据传输带宽，就需要增加封装的尺寸才能够放下这么多信号，这样就会导致封装尺寸变大，进而导致成本大大增加。为了避免这一情况，本申请提出在核心层core layer的两个信号孔的对角线上增加地线核心孔vss core via，参考图4c所示的地线核心孔vss core via的布局示意图，例如在信号孔SIG1与信号孔SIG3之间的对角线上打地线核心孔vss core via，再比如，在信号孔SIG2与信号孔SIG3之间的对角线上打地线核心孔vss core via等等；通过在两个信号孔的对角线上的设定位置上打地线核心孔，这样一来，处于对角线上的两个信号孔传递的信号就可以通过地线核心孔返回到地端，从而有效减少了两个信号孔之间信号的耦合，进而也就减少了串扰。此外，本实施例中是在两个信号孔的对角线上打地线核心孔vsscore via，因此不会增加封装尺寸，进而也就不会增加成本。

需要说明的是，在两个信号孔的对角线上增加地线核心孔vss core via时，一般情况下，可以在对角线的中间位置增加地线核心孔vss core via，这样可以保证两个信号孔距离地线核心孔的距离相同，能够让两个信号孔传递的信号同时到地端。或者，也可以在对角线除中间位置以外的位置上打地线核心孔vss core via，这样也可以让两个信号孔传递的信号直接返回到地端。实际应用中，地线核心孔vss core via在对角线上的位置可以根据实际情况而定。

可选地，上述两个信号孔传递的信号可以为并行总线信号，如DDR并行总线信号。

可选地，本实施例提供的core layer包括多对差分信号孔，每对差分信号孔由两个信号孔构成；则可以按照下述过程执行步骤S201：在相邻的两对差分信号孔中位置相近的两个信号孔的对角线上增加地线核心孔vss core via，用于为位置相近的两个信号孔传递的信号提供返回路径。

实际应用中，core layer中的信号孔还可以用于传递串行总线信号，相应地，用于提供串行总线信号的两个信号孔构成一对差分信号孔，参考图5a所示，图5a列举出了现有技术提供的差分信号孔的ball pattern排布示意图，图5a中SIGi_N和SIGi_P是一对差分信号孔，例如信号孔SIG1_N和信号孔SIG1_P是第一对差分信号孔，信号孔SIG2_N和信号孔SIG2_P是第二对差分信号孔，信号孔SIG3_N和信号孔SIG3_P是第三对差分信号孔，图5b给出了该ball pattern排布对应的核心层的信号孔的布局示意图，目前的信号孔只有上下和左右两侧有地线孔vss via提供返回路径，信号孔之间没有地线会导致信号孔传递信号时发生串扰，如果需要做成现有技术提供的全包地排布来减少串扰，就需要增加vss ball数量，增大封装尺寸，才能实现同样的传输带宽。然而全包地ball pattern方式势必会增加封装尺寸，而芯片封装尺寸越大，不仅会造成芯片出厂尺寸大而且会造成成本大大增加，为了解决这一问题，本实施例提出在相邻的两对差分信号孔中位置相近的两个信号孔之间的对角线上打地线核心孔vss core via，参考图5c所示，第一对差分信号孔中的信号孔SIG1_P与第三对差分信号孔中的信号孔SIG3_N属于位置相近的两个信号孔，则在第一对差分信号孔中的信号孔SIG1_P与第三对差分信号孔中的信号孔SIG3_N之间的对角线上打地线核心孔vss core via；也比如，第二对差分信号孔中的信号孔SIG2_P与第三对差分信号孔中的信号孔SIG3_N属于位置相近的两个信号孔，则在第二对差分信号孔中信号孔SIG2_P与第三对差分信号孔中的信号孔SIG3_N之间的对角线上打地线核心孔vss core via等等。需要说明的是，实际应用中，也可能是在两对差分信号孔中均是提供SIG_P信号的两个信号孔之间的对角线上打地线核心孔vss core via；还可能是在两对差分信号孔中均是提供SIG_N信号的两个信号孔之间的对角线上打地线核心孔vss core via，具体要根据实际情况而定。通过在两对差分信号孔中的位置相近的两个信号孔之间的对角线上打地线核心孔vsscore via，使得这两个信号孔传递的信号能够直接通过地线核心孔vss core via返回到地端，从而避免了两个信号孔因传递信号发生耦合而导致增加串扰的情况发生。此外，本实施例中是在两个信号孔的对角线上打地线核心孔vss core via，因此不会增加封装尺寸，进而也就不会增加成本。

需要说明的是，在上述位置相近的两个信号孔的对角线上增加地线核心孔vsscore via时，一般情况下，可以在对角线的中间位置增加地线核心孔vss core via，这样可以保证两个信号孔距离地线核心孔的距离相同，能够让上述位置相近的两个信号孔传递的信号同时到地端。或者，也可以在对角线除中间位置以外的位置上打地线核心孔vss corevia，通过地线核心孔增加vss core via所产生的返回路径，也可以让上述位置相近的两个信号孔传递的信号通过增加的地线核心孔vss core via返回到地端，也能减少耦合，减少串扰。实际应用中，地线核心孔vss core via在对角线上的位置可以根据实际情况而定，旨在减少或避免位置相近的两个信号孔传递信号时产生的串扰。

进一步地，本实施例提供的基板的封装设计方法，还包括：

在每对差分信号孔的两侧水平线上增加地线孔vss via，在该对差分信号孔中的每个信号孔与增加的地线孔vss via的对角线上增加地线核心孔vss core via，用于该差分信号孔传递的差分信号提供返回路径。

具体地，本实施例在相邻的两对差分信号孔中位置相邻的两个信号孔之间的对角线上打地线核心孔vss core via之外，还可以针对每对差分信号孔，在该对差分信号孔中的两个信号孔的左右两侧水平线上打地线孔vss via，请参考图6所示。然后在地线孔vssvia与信号孔之间的对角线上打地线核心孔vss core via，也请参考图6所示。例如图6中，除了在相邻的两对差分信号孔(第一对差分信号孔和第三对差分信号孔)中位置相邻的两个信号孔(SIG1_P与SIG3_N)之间的对角线上打地线核心孔vss core via1之外，在信号孔SIG3_N的左右两侧水平线上增加了地线孔vss via1与地线孔vss via2，以及在信号孔SIG3_P的左右两侧水平线上增加了地线孔vss via3和地线孔vss via4，然后在地线孔vssvia1与信号孔SIG3_P之间的对角线上增加地线核心孔vss core via2，同理，在地线孔vssvia2与信号孔SIG3_P之间的对角线上增加地线核心孔vss core via3等等。这样一来，当该对差分信号孔中的信号孔传递信号时就可以通过地线孔vss via或地线核心孔vss corevia导入到地端，即为该对差分信号孔中的两个信号孔传递的差分信号提供返回路径，从而减少了这两个信号孔传递信号时产生的串扰。与现有的全包地布局方式，不仅减少了串扰而且节省了成本。

需要说明的是，打的地线孔vss via本质也是核心孔，仅是为了与地线核心孔vsscore via进行区分。

可选地，基于上述任一实施例，本实施例中两个信号孔传递的信号可以但不限于为高速信号等等。

需要说明的是，图4a～图6所示的任一布局图仅是信号孔的部分实例，并不表示核心层的全部结构。需要说明的是，本申请对任一实施例涉及的地线核心孔vss core via与地线孔vss via的尺寸不进行限定，具体可以根据所在叠层的厚度来定。

基于同一发明构思，本申请还提供了一种封装基板，该基板为基于图2～图6任一实施例提供的封装设计方法封装得到的，该封装基板包括积层buildup layer和核心层core layer，参考图3所示；其中，上述core layer中的两个信号孔的对角线上具有地线核心孔vss core via，上述vss core via用于为所述两个信号孔传递的信号提供返回路径，请参考图4c及上述对图4c的描述，此处不再详细赘述。可选地，本实施例中两个信号孔传递的信号可以为并行总线信号。

可选地，上述核心层core layer包括多对差分信号孔，每对差分信号孔由两个信号孔构成，则本实施例提供的封装基板，还包括：相邻的两对差分信号孔中位置相近的两个信号孔的对角线上具有地线核心孔vss core via，用于为位置相近的两个信号孔传递的信号提供返回路径。需要说明的是，本实施例提供的封装基板可以参考图5a～图5c的相关描述，此处不再一一详细说明。

更进一步地，本实施例提供的封装基板还包括：每对差分信号孔的两侧水平线上具有地线孔vss via，该对差分信号孔中的每个信号孔与地线孔vss via的对角线上具有地线核心孔vss core via，用于该差分信号孔传递的差分信号提供返回路径。需要说明的是，本实施例提供的封装基板可以参考图6的相关描述，此处不再一一详细说明。

需要说明的是，本实施例提供的每对差分信号孔中两个信号孔传递的信号可以为串行总线信号。

可选地，基于上述任一实施例，本实施例中的两个信号孔传递的信号可以为高速信号等等。

本实施例提供的封装基板，通过在在两个信号孔的对角线上的设定位置上打地线核心孔，这样一来，处于对角线上的两个信号孔传递的信号就可以通过地线核心孔传导到地端，从而减小两个信号孔之间信号的耦合，进而也就减少了串扰。此外，本实施例中是在两个信号孔的对角线上打地线核心孔vss core via，因此不会增加封装尺寸，进而也就不会增加成本。

基于同一发明构思，本实施例还提供一种芯片，该芯片的封装基板为采用本申请任一实施例所提供的封装基板的设计方法设计得到的。通过在芯片中采用本申请任一实施例提供的封装基板，不仅可以减少芯片中信号孔之间的串扰，而且不会增加封装成本。

基于同一发明构思，本申请还提供了与上述基板的封装设计方法对应的基板的封装设计装置。该基板的封装设计装置的实施具体可以参考上述对基板的封装设计方法的描述，此处不再一一论述。

本实施例提供的一种封装基板的设计装置，用于对封装基板进行设计，所述封装基板包括积层buildup layer和核心层core layer，所述core layer包括多个信号孔；上述装置，包括：

打孔模块，用于在所述core layer中的两个信号孔的对角线上增加地线核心孔vss core via，用于为所述两个信号孔传递的信号提供返回路径。

可选地，本实施例中core layer包括多对差分信号孔，每对差分信号孔由两个信号孔构成；则

上述打孔模块，具体用于在相邻的两对差分信号孔中位置相近的两个信号孔的对角线上增加地线核心孔vss core via，用于为位置相近的两个信号孔传递的信号提供返回路径。

可选地，上述打孔模块，还用于在每对差分信号孔的两侧水平线上增加地线孔vssvia，在该对差分信号孔中的每个信号孔与增加的地线孔vss via的对角线上增加地线核心孔vss core via，用于该差分信号孔传递的差分信号提供返回路径。

可选地，基于上述任一实施例，本实施例中的两个信号孔传递的信号为并行总线信号。

可选地，基于上述任一实施例，本实施例中的两个信号孔传递的信号为高速信号。

基于同一发明构思，本申请实施例提供了一种电子设备，如图7所示，包括处理器701和机器可读存储介质702，机器可读存储介质702存储有能够被处理器701执行的计算机程序，处理器701被计算机程序促使执行本申请任一实施例所提供的基板的封装设计方法。

上述计算机可读存储介质可以包括RAM(Random Access Memory，随机存取存储器)、DDR SRAM(Double Data Rate Synchronous Dynamic Random Access Memory，双倍速率同步动态随机存储器)，也可以包括NVM(Non-volatile Memory，非易失性存储器)，例如至少一个磁盘存储器。可选的，计算机可读存储介质还可以是至少一个位于远离前述处理器的存储装置。

上述处理器可以是通用处理器，包括CPU(Central Processing Unit，中央处理器)、NP(Network Processor，网络处理器)等；还可以是DSP(Digital Signal Processor，数字信号处理器)、ASIC(Application Specific Integrated Circuit，专用集成电路)、FPGA(Field-Programmable Gate Array，现场可编程门阵列)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。

另外，本申请实施例提供了一种机器可读存储介质，机器可读存储介质存储有计算机程序，在被处理器调用和执行时，计算机程序促使处理器执行本申请任一实施例所提供的基板的封装设计方法。

对于电子设备以及机器可读存储介质实施例而言，由于其涉及的方法内容基本相似于前述的方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

上述装置中各个单元/模块的功能和作用的实现过程具体详见上述方法中对应步骤的实现过程，在此不再赘述。

对于装置实施例而言，由于其基本对应于方法实施例，所以相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元/模块可以是或者也可以不是物理上分开的，作为单元/模块显示的部件可以是或者也可以不是物理单元/模块，即可以位于一个地方，或者也可以分布到多个网络单元/模块上。可以根据实际的需要选择其中的部分或者全部单元/模块来实现本申请方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。