基于环形振荡器的位单元延迟监测器

摘要

本文所述的各种具体实施是指具有一位单元行的集成电路，该位单元行串联链接在一起以作为环形振荡器操作。该位单元行中的每个位单元具有独立于附加晶体管的多个晶体管以形成环形振荡器。该位单元行中的每个位单元的多个晶体管被布置成用作反相器。

说明书

相关专利申请的交叉引用

本非临时专利申请涉及于2018年11月7日提交的标题为“用于存储器读写特性的性能变化的传感器(SENSOR FOR PERFORMANCE VARIATION OF MEMORY READ AND WRITECHARACTERISTICS)”的专利申请，该专利申请的专利申请号为US16/183660，该专利申请全文以引用方式并入本文。

背景技术

本节旨在提供与理解本文所述的各种技术相关的信息。如本节的标题所暗示的，这是对相关技术的讨论，绝不应当暗示其是现有技术。一般来讲，相关技术可被认为是或可不被认为是现有技术。因此，应当理解，本节中的任何陈述均应按此意义来理解，并且不作为对现有技术的任何认可。

一般来讲，低泄漏存储器是一些物联网(IoT)和嵌入式应用的重要特征。这种需求导致由代工厂在各种相关技术中提供超低泄漏(ULL)存储器位单元。为了使泄漏最小化，一些常规的位单元晶体管使用高阈值电压设备，这可能导致对速度性能的显著限制。因此，对于IoT和嵌入式设计，存储器路径可以限制速度性能，并且因此驱使在逻辑中使用更易漏泄器高速晶体管以部分地补偿慢速存储器。

附图说明

本文参考附图描述了各种技术的具体实施。然而，应当理解，附图仅示出了本文所述的各种具体实施，并且不旨在限制本文所述的各种技术的实施方案。

图1A至图1D示出了根据本文所述的具体实施的各种位单元电路的示意图。

图2A至图2B示出了根据本文所述的具体实施的各种位单元链电路的示意图。

图3A至图3C示出了根据本文所述的具体实施的具有弱上拉的位单元链电路的示意图。

图4A至图4C示出了根据本文所述的具体实施的具有弱下拉的位单元链电路的示意图。

图5A至图5D示出了根据本文所述的具体实施的具有弱上拉和弱下拉的位单元链电路的示意图。

图6示出了根据本文所述的具体实施的具有可配置上拉和下拉行为的所放置的位单元链布局。

具体实施方式

本文所述的各种具体实施涉及环形振荡器配置，该环形振荡器配置检测位单元延迟特性以用于电压、存储器内部裕度和/或辅助设置的自适应缩放。例如，本文所述的各种方案和技术涉及配置(或调整)位单元阵列以形成环形振荡器，该环形振荡器能够确定位单元偏斜(包括例如SF和FS进程偏斜)，该位单元偏斜用于分析和评估位单元性能和稳定性。另外，环形振荡器配置可用于使用自适应电压缩放的系统中的存储器的控制回路方案中。此外，不同类型的环形振荡器配置之间的频率和相关频率比可被设计成提供关于位单元晶体管的全局偏斜的信息。该想法还可用于确定最低安全供电电压，以在用于自适应电压缩放的控制回路中执行读取和写入操作。为了利用用于存储器的自适应电压缩放(AVS)，除了逻辑的偏斜之外，延迟监测器可用于提供关于位单元的偏斜的信息。收集偏斜信息的一种方式是通过测量环形振荡器的频率，该环形振荡器能够检测存储器位单元内不同类型的开关设备之间的偏斜。环形振荡器还可在不使用环形连接的情况下作为延迟链操作。环形振荡器的该主题和其他各种特征将在下文更详细地描述。

现在将参考图1A至图5D更详细地描述多输入逻辑电路的各种具体实施。

图1A至图1D示出了根据本文所述的具体实施的各种位单元电路的示意图。具体地，图1A示出6T位单元电路102的示意图100A，图1B示出6T位单元反相器电路112的示意图100B，图1C示出6T位单元反相器电路122的示意图100C，并且图1D示出6T位单元反相器电路132的示意图100D。

如图1A所示，6T位单元102可以指具有一些数量(N)的晶体管(T)的标准存储器单元，诸如例如6个晶体管(6T)。6T位单元102可被配置成存储至少一个数据位值(例如，与存储逻辑0或1相关)。6T位单元102可被称为静态随机存取存储器(SRAM)单元，并且因此6T位单元102可被实现为多晶体管SRAM单元。在某些情况下，可以使用各种其他类型的SRAM单元，诸如例如每一位4T、8T、10T或更多个晶体管(T)。一般来讲，SRAM位单元可被表征为具有至少两个背对背耦接或配置的反相器，以便形成锁存器，只要向电源端子施加电力，该锁存器就将保持数据。可存在任何数量的存取设备，并且存储器可支持多条单轨或双轨位线。该设计的统一应用是如何将被配置为锁存器的两个反相器转变成单个反相器功能。这一概念将通过讨论在标准6T(晶体管)SRAM位单元的应用来解释。然而，可以理解的是，其适用于任何静态RAM位单元。另外，如图所示，6T位单元102可以包括金属氧化物半导体(MOS)晶体管(M1、M2、M3、M4、M5、M6)，它们可以包括N型MOS(NMOS)晶体管和P型MOS(PMOS)晶体管的组合。在这种情况下，6T位单元102可包括4个NMOS晶体管(M1、M3、M5、M6)和2个PMOS晶体管(M2、M4)，它们被布置成利用背对背反相器(诸如例如第一反相器(M3、M4)和可被称为反馈反相器的第二反相器(M1、M2))提供锁存功能。在这种情况下，第一反相器(M3、M4)可耦接在电压源(Vdd)和接地(Vss、Gnd)之间，并且第二反相器(M1、M2)也耦接在电压源(Vdd)和接地(Vss、Gnd)之间。另外，晶体管(M1、M2)的栅极耦接到节点Q，并且晶体管(M3、M4)的栅极耦接到节点QB。此外，如图所示，晶体管(M5、M6)被布置成作为传输栅极晶体管操作。在这种情况下，晶体管(M6)耦接在节点Q与节点(n1)处的第一位线(BL)之间，并且晶体管(M5)耦接在节点QB与节点(n2)处的第二位线(BLB)之间，其中第二位线(BLB)与第一位线(BL)互补。另外，晶体管(M5、M6)的栅极耦接到字线(WL)，并且晶体管(M5、M6)利用来自字线(WL)的字线信号来激活。

如图1B所示，6T位单元反相器112可具有与图1A中的6T位单元102类似的布局，不同的是6T位单元反相器112可被布置成具有修改的(或改变的)节点连接。例如，6T位单元反相器112可包括已被修改(或改变)以用作反相器的6T位单元。在这种情况下，如图所示，第二反相器(M1、M2)或反馈反相器可以与电压源(Vdd)和接地(Vss、Gnd)解耦，例如，通过在晶体管(M2)和电压源(Vdd)之间形成的开路和/或在晶体管(M1)和接地(Vss、Gnd)之间形成的另一个开路。在这种情况下，如图所示，第二反相器(M1、M2)或反馈反相器与电压源(Vdd)和接地(Vss、Gnd)的这种解耦用于禁用第二反相器(M1、M2)。在一些情况下，术语“禁用”可指使第二反相器(M1、M2)的操作(或功能)无效，或使得第二反相器(M1、M2)不可作为反相器操作。另外，在一些情况下，可通过使源极和漏极短路来使传输栅极晶体管(M5、M6)被旁路。在一些情况下，术语“旁路”可以指禁用传输栅极晶体管(M5，M6)的有效使用，因为源极和漏极短接在一起，并且因此使传输栅极晶体管(M5，M6)的栅极无效。因此，在6T位单元反相器112的操作期间，在禁用第二反相器(M1、M2)并且旁路传输栅极晶体管(M5、M6)的情况下，第一反相器(M3、M4)反相从节点n2传递的信号，并且经由节点Q在节点n1处提供反相信号。

如图1C所示，6T位单元反相器122可具有与图1A中的6T位单元102类似的布局，不同的是6T位单元反相器122可被布置成具有不同于图1B中的6T位单元反相器的修改的(或改变的)节点连接。例如，图1C的6T位单元反相器122可包括已被修改(或改变)以用作反相器的6T位单元，其中第二反相器(M1、M2)或反馈反相器可与节点QB解耦(在节点QB处无连接)，其中在节点QB处形成的耦接不再存在。在这种情况下，如图所示，晶体管(M2)可耦接到电压源(Vdd)，并且晶体管(M1)可耦接到接地(Vss、Gnd)。此外，在这种情况下，如图所示，第二反相器(M1、M2)或反馈反相器与节点QB的这种解耦用于禁用第二反相器(M1、M2)。另外，在一些情况下，可通过使源极和漏极短路来使传输栅极晶体管(M5、M6)被旁路。因此，在图1C的6T位单元反相器122的操作期间，在禁用第二反相器(M1、M2)并且旁路传输栅极晶体管(M5、M6)的情况下，第一反相器(M3、M4)反相从节点n2传递的信号，并且经由节点Q在节点n1处提供反相信号。

如图1D所示，6T位单元反相器132可具有与图1A中的6T位单元102类似的布局，不同的是6T位单元反相器132可被布置成具有图1B至图1C的修改的(或改变的)节点连接的组合。例如，6T位单元反相器132可包括6T位单元，该6T位单元已被修改(或改变)以用作反相器，使得第二反相器(M1、M2)与电压源(Vdd)和接地(Vss、Gnd)解耦并且还与节点QB解耦(在节点QB处没有连接)。在这种情况下，如图所示，在节点QB处没有连接的情况下，第二反相器(M1、M2)与电压源(Vdd)和接地(Vss、Gnd)的这种解耦将禁用第二反相器(M1、M2)。另外，在一些情况下，可通过使源极和漏极短路来使传输栅极晶体管(M5、M6)被旁路。因此，在6T位单元反相器132的操作期间，在禁用第二反相器(M1、M2)并且旁路传输栅极晶体管(M5、M6)的情况下，第一反相器(M3、M4)反相从节点n2传递的信号，并且经由节点Q在节点n1处提供反相信号。

图2A至图2B示出了根据本文所述的具体实施的位单元链电路202的示意图。具体地，图2A示出了位单元链电路202的第一部分的示意图200A，并且图2B示出了位单元链电路202的第二部分的另一示意图200B。在一些具体实施中，位单元链电路202可以被称为位单元反相器链。

如图2A至图2B所示，位单元反相器链202的第一部分和第二部分的组合提供了被布置为用作环形振荡器的多6T位单元反相器链。在一些情况下，位单元反相器链202包括串联链接在一起以作为环形振荡器操作的位单元行(112A、112B、...、112N)。该位单元行(112A、112B、...、112N)中的每个位单元可具有独立于附加晶体管的多个晶体管(M1、M2、...、M6)以形成环形振荡器。术语“独立”可被定义为用于形成环形振荡器的一个或多个或所有晶体管是位单元晶体管，并且与用于数据存储目的的位单元中的晶体管相比，它们的电气特性不变，如图1A所示。另外，该位单元行(112A、112B、...、112N)中的每个位单元的多个晶体管(M1、M2、...、M6)被布置成用作反相器，诸如例如图1B至图1D中的6T位单元反相器112、122、132中的一个。此外，该位单元行(112A、112B、...、112N)中的每个位单元可以用静态随机存取存储器(SRAM)位单元(诸如例如标准SRAM位单元)来实现。

在一些情况下，该位单元行(112A、112B、...、112N)中的每个位单元可以指标准位单元(或存储器单元)，并且每个位单元的多个晶体管(M1、M2、...、M6)可以用预定数量的晶体管来实现。如上文参考图1B至图1D所述，每个位单元的多个晶体管(M1、M2、...、M6)的第一数量的晶体管(例如，M3、M4)可被布置成用作反相器，并且可禁用多个晶体管(M1、M2、...、M6)中的第二数量的晶体管(例如，M1、M2)，并且另外，可使第三数量的多个晶体管(例如，M5、M6)被旁路。另外，每个位单元的多个晶体管(M1、M2、...、M6)的第一数量的晶体管(M3、M4)和第二数量的晶体管(M1、M2)可被布置为背对背反相器，其中反相器(例如，M1、M2)中的一者被禁用，从而禁用每个位单元的锁存功能。

在一些具体实施中，每个位单元的多个晶体管(M1、M2、...、M6)的有效电气特性保持不变，并且有效电气特性保持多个晶体管(M1、M2、...、M6)中的每个晶体管的驱动强度不变。在一些情况下，每个晶体管的驱动强度可指其载流能力和阈值电压。在一些情况下，每个晶体管的前端层保持不变，从而保持驱动强度不变。另外，在一些情况下，每个前端层试图仅修改电路中的晶体管的连接性，同时保持晶体管强度或载流能力不变。另外，在一些情况下，后端层(例如，比接触件更高的层)可修改或尝试仅修改电路中的晶体管的连接性，同时保持晶体管强度不变或载流能力不变。由于被禁用或旁路的设备和/或导线可以增加电容，因此它们仍然可以有助于位单元反相器(112A、112B、...、112N)的时序特性。此外，可通过修改该位单元行(112A、112B、...、112N)中的每个位单元内的导电连接来使环形振荡器配置从用于数据存储目的位单元适配，以检测该位单元行(112A、112B、...、112N)的位单元延迟特性。

在各种情况下，该位单元行(112A、112B、...、112N)包括奇数个位单元以形成环形振荡器，例如，其中最后位单元(112N)的输出(OUT)耦接到第一位单元(112A)的输入(IN)，以便使该位单元行(112A、112B、...、112N)作为环形振荡器操作。在这种情况下，从最后位单元(112N)的输出(OUT)提供给第一位单元(112A)的输入(IN)的信号可以被称为反馈信号(FB)。另外，在一些情况下，该位单元行(112A、112B、...、112N)可以形成奇数个反相级的一部分以形成环形振荡器，其中最后反相级的输出耦接到第一反相级的输入，以便使该位单元行作为环形振荡器操作。替代具体实施可以使反相级或反相中的一者成为启动环形振荡器功能的启用功能。用作启用功能的该反相级可以与其他位单元在同一行中，或者它可以刚好在位单元区域之外并且在与位单元行成一线的外围电路中。该反相级可以使来自最后反相位单元结构的反馈信号FB成为输入中的一者。此外，在一些情况下，被布置成作为反相器操作的该位单元行(112A、112B、...、112N)中的每个位单元具有耦接到位线(例如，BL)的输入以及耦接到与位线(例如，BL)互补的另一位线(例如，BLB)的输出。

在一些具体实施中，如上文参考图1B所述，该位单元行(112A、112B、...、112N)中的每个位单元的多个晶体管(M1、M2、...、M6)可以包括第一对晶体管(M3、M4)和第二对晶体管(M1、M2)。在这种情况下，可通过将第二对晶体管(M1、M2)从电压源(Vdd)和接地(Vss、Gnd)切断来禁用该第二对晶体管(M1、M2)以使其不可操作，并且第一对晶体管(M3、M4)可适于作为反相器操作。在其他具体实施中，如上文参考图1C所述，该位单元行(112A、112B、...、112N)中的每个位单元的多个晶体管(M1、M2、...、M6)可以包括第一对晶体管(M3、M4)和第二对晶体管(M1、M2)，其中可通过使第二对晶体管(M1、M2)的输出节点(QB)从第一对晶体管(M3、M4)的栅极切断而禁用该第二对晶体管(M1、M2)以使其不可操作，并且第一对晶体管(M3、M4)可适于作为反相器操作。

此外，在一些具体实施中，该位单元行(112A、112B、...、112N)中的每个位单元的多个晶体管(M1、M2、...、M6)包括一个或多个传输栅极晶体管(M5、M6)，该一个或多个传输栅极晶体管被旁路以便不可作为传输栅极操作。另外，在这种情况下，可以通过使一个或多个传输栅极晶体管(M5、M6)的源极端子和汲取端子短路来使一个或多个传输栅极晶体管(M5、M6)被旁路。在一些情况下，如本文更详细描述的，该位单元行(112A、112B、...、112N)可以包括并联耦接的多个位单元行。

图3A至图3C示出了根据本文描述的具体实施的具有弱上拉302的位单元链电路的示意图。具体地讲，图3A示出了具有弱上拉配置的位单元链电路302的第一部分的示意图300A，并且图3B示出了具有弱上拉配置的位单元链电路302的第二部分的另一示意图300B。另外，图3C示出了使用电源开关(M7)的位单元链电路302。位单元链电路302可以被称为具有弱上拉电路的位单元反相器链。

如图3A至图3B所示，位单元反相器链302的第一部分和第二部分的组合提供了设置在第一行(行_1)中的多6T位单元反相器链，该多6T位单元反相器链被布置为用作具有设置在第二行(行_2)中的弱上拉电路的环形振荡器。行_1的第一位单元行(112A-1、112B-1、...、112N-1)可以被布置为作为环形振荡器操作，并且行_1的第一位单元行(112A-1、112B-1、...、112N-1)中的位单元被布置为用作反相器。另外，行_2的第二位单元行(112A-2、112B-2、...、112N-2)可以并联耦接到第一位单元行(112A-1、112B-1、...、112N-1)，并且第二位单元行(112A-2、112B-2、...、112N-2)被布置成为第一位单元行(112A-1、112B-1、...、112N-1)中的位单元提供下拉电路。行_2中的下拉电路与行_1中的反相器电路并联耦接，使得行_1和行_2的组合电路用作弱上拉电路。这样，第二位单元行(112A-2、112B-2、...、112N-2)中的每个位单元被布置成为第一位单元行(112A-1、112B-1、...、112N-1)中的每个对应位单元提供下拉电路，其中组合电路的净结果提供弱上拉配置。

在一些具体实施中，行_1中的第一位单元行(112A-1、112B-1、...、112N-1)在范围、功能和操作上与图2A至图2B中作为环形振荡器的多6T位单元反相器链202类似。如上文在图2A至图2B中所述，第一位单元行(112A-1、112B-1、...、112N-1)中的位单元包括多个晶体管(M1、M2、...、M6)，其中多个晶体管(M1、M2、...、M6)中的第一数量的晶体管(M3、M4)被布置成用作反相器。此外，多个晶体管(M1、M2、...、M6)的第二数量的晶体管(M1、M2、M4)被禁用，并且在一些情况下，多个晶体管(M1、M2、...、M6)的第三数量的晶体管(M5、M6)可以被旁路。

另外，在一些具体实施中，第二位单元行(112A-2、112B-2、...、112N-2)中的位单元包括p型晶体管(PMOS)和n型晶体管(NMOS)。在一些情况下，可以禁用第二位单元行(112A-2、112B-2、...、112N-2)的位单元中的p型晶体管(PMOS：M2、M4)的切换，例如，在没有连接到电压源(Vdd)的情况下所示。在这种情况下，PMOS晶体管(M2、M4)可以与电压源(Vdd)解耦，NMOS晶体管(M1)也可以与接地解耦(Vss、Gnd)。另外，在这种情况下，NMOS晶体管(M3)保持耦接到接地(Vss、Gnd)，以便在行_2的IN2被启用(或激活)时提供下拉电路。另外，第二位单元行(112A-2、112B-2、...、112N-2)中的位单元可以包括被启用以便选择性地激活行_2中的下拉电路的电源开关(例如，图3C中的NMOS M7)。例如，如图3C所示，至少一个电源开关晶体管(M7)可以用于利用另一个启用信号(EN2)启用(或激活)行_2中的下拉电路，其中本地接地Vss2可以通过M7耦接到接地(Vss、Gnd)。

此外，在一些具体实施中，第一位单元行(112A-1、112B-1、...、112N-1)可以包括多个第一位单元行，并且第二位单元行(112A-2、112B-2、...、112N-2)可以包括与多个第一位单元行并联耦接的多个第二位单元行。在这种情况下，可以调整多个并联下拉电路，以通过将强度类似的第二位单元行(112A-2、112B-2、...、112N-2)中的第二下拉晶体管(M3)添加到第一位单元行(112A-1、112B-1、...、112N-1)中的位单元来实现第一位单元行(112A-1、112B-1、...、112N-1)的有效下拉强度的有效增加。在一些情况下，有效下拉强度的有效增加可指有效下拉强度的有效加倍(例如，2X)。在其他情况下，添加附加行可进一步增加下拉强度。

图4A至图4C示出了根据本文描述的具体实施的具有弱下拉402的位单元链电路的示意图。具体地，图4A示出了具有弱下拉配置的位单元链电路402的第一部分的示意图400A，并且图4B示出了具有弱下拉配置的位单元链电路402的第二部分的另一示意图400B。另外，图4C示出了使用电源开关(M8)的位单元链电路402。位单元链电路402可以被称为具有弱下拉电路的位单元反相器链。

如图4A至图4B所示，位单元反相器链402的第一部分和第二部分的组合提供了设置在第一行(行_1)中的多6T位单元反相器链，该多6T位单元反相器链被布置为用作具有设置在第二行(行_2)中的弱下拉电路的环形振荡器。行_1的第一位单元行(112A-1、112B-1、...、112N-1)可以被布置为作为环形振荡器操作，并且行_1的第一位单元行(112A-1、112B-1、...、112N-1)中的位单元被布置为用作反相器。另外，行_2的第二位单元行(112A-2、112B-2、...、112N-2)可以并联耦接到第一位单元行(112A-1、112B-1、...、112N-1)，并且第二位单元行(112A-2、112B-2、...、112N-2)被布置成为第一位单元行(112A-1、112B-1、...、112N-1)中的位单元提供上拉电路。行_2中的上拉电路与行_1中的反相器电路并联耦接，使得行_1和行_2的组合电路用作弱下拉电路。因此，第二位单元行(112A-2、112B-2、...、112N-2)中的每个位单元被布置成为第一位单元行(112A-1、112B-1、...、112N-1)中的每个对应位单元提供上拉电路，其中组合电路的净结果提供弱下拉配置。

在一些具体实施中，行_1中的第一位单元行(112A-1、112B-1、...、112N-1)在范围、功能和操作上与图2A至图2B中作为环形振荡器的多6T位单元反相器链202类似。如上文在图2A至图2B中所述，第一位单元行(112A-1、112B-1、...、112N-1)中的位单元包括多个晶体管(M1、M2、...、M6)，其中多个晶体管(M1、M2、...、M6)中的第一数量的晶体管(M3、M4)被布置成用作反相器。此外，多个晶体管(M1、M2、...、M6)的第二数量的晶体管(M1、M2、M3)被禁用，并且在一些情况下，多个晶体管(M1、M2、...、M6)的第三数量的晶体管(M5、M6)可以被旁路。

另外，在一些具体实施中，第二位单元行(112A-2、112B-2、...、112N-2)中的位单元包括p型晶体管(PMOS)和n型晶体管(NMOS)。在一些情况下，可以禁用第二位单元行(112A-2、112B-2、...、112N-2)的位单元中的n型晶体管(NMOS：M1、M3)的切换，例如，在没有连接到接地(Vss、Gnd)的情况下所示。在这种情况下，NMOS晶体管(M1、M3)可以与接地(Vss、Gnd)解耦，PMOS晶体管(M2)也可以与电压源(Vdd)解耦。另外，在这种情况下，PMOS晶体管(M4)保持耦接到电压源(Vdd)，以便在行_2的IN2被启用(或激活)时提供上拉电路。此外，第二位单元行(112A-2、112B-2、...、112N-2)中的位单元可以包括被启用以便选择性地激活行_2中的上拉电路的电源开关(PMOS M8)。例如，启用电路可以类似于图3C所示的启用电路，其中如图4C所示，至少一个电源开关晶体管M8可以用作电源开关，以利用另一个启用信号(EN3)启用(或激活)行_2中的上拉电路，其中本地电源Vdd2可以通过M8耦接到Vdd。

此外，在一些具体实施中，第一位单元行(112A-1、112B-1、...、112N-1)可以包括多个第一位单元行，并且第二位单元行(112A-2、112B-2、...、112N-2)可以包括与多个第一位单元行并联耦接的多个第二位单元行。在这种情况下，可以调整多个并联上拉电路，以通过将强度类似的第二位单元行(112A-2、112B-2、...、112N-2)中的第二上拉晶体管(M4)添加到第一位单元行(112A-1、112B-1、...、112N-1)中的位单元来实现第一位单元行(112A-1、112B-1、...、112N-1)的有效上拉强度的有效增加。在一些情况下，有效上拉强度的有效增加可指有效上拉强度的有效加倍(例如，2X)。

图5A至图5D示出了根据本文描述的一些具体实施的具有弱上拉和弱下拉的位单元链电路的示意图。具体地，图5A示出了位单元链电路502的第一部分的示意图500A，图5B示出了位单元链电路502的第二部分的另一示意图500B，图5C示出了位单元链电路502的第三部分的另一示意图500C，并且图5D示出了位单元链电路502的第四部分的另一示意图500D。在一些具体实施中，位单元链电路502可以被配置为作为具有弱上拉电路和弱下拉电路的位单元反相器链。

如图5A至图5D所示，位单元反相器链502的第一部分、第二部分、第三部分和第四部分的组合提供了设置在第一行(行_1)中的多6T位单元反相器链，该多6T位单元反相器链被布置为作为环形振荡器操作，其中弱上拉电路设置在第二行(行_2)中，并且弱下拉电路设置在第三行(行_3)中。行_1的第一位单元行(112A-1、112B-1、...、112N-1)可以被布置为作为环形振荡器操作，并且行_1的第一位单元行(112A-1、112B-1、...、112N-1)中的位单元被布置为用作反相器。行_2的第二位单元行(112A-2、112B-2、...、112N-2)可以并联耦接到第一位单元行(112A-1、112B-1、...、112N-1)，并且第二位单元行(112A-2、112B-2、...、112N-2)被布置成为第一位单元行(112A-1、112B-1、...、112N-1)中的位单元选择性地提供下拉电路。行_3的第三位单元行(112A-3、112B-3、...、112N-3)可以并联耦接到第一位单元行(112A-1、112B-1、...、112N-1)和第二位单元行(112A-2、112B-2、...、112N-2)，并且第三位单元行(112A-3、112B-3、...、112N-3)被布置成为第一位单元行(112A-1、112B-1、...、112N-1)中的位单元选择性地提供上拉电路。在一些具体实施中，如图5B所示(类似于图3C)，行_2的下拉电路可通过激活电源开关M7(例如，NMOS)而利用启用信号(EN2)选择性地启用，并且还如图5D所示(类似于图4C)，行_3的上拉电路可通过激活电源开关M8(例如，PMOS)而利用启用信号(EN3)选择性地启用。

在一些具体实施中，行_2中的下拉电路与行_1中的反相器电路并联耦接，使得行_1和行_2的组合电路用作弱上拉电路。这样，第二位单元行(112A-2、112B-2、...、112N-2)中的每个位单元被布置成为第一位单元行(112A-1、112B-1、...、112N-1)中的每个对应位单元选择性地提供下拉电路，其中组合电路的净结果提供弱上拉振荡器配置。

此外，在一些具体实施中，行_3中的上拉电路与行_1中的反相器电路并联耦接，使得行_1和行_3的组合电路用作弱下拉电路。这样，第三位单元行(112A-3、112B-3、...、112N-3)中的每个位单元被布置成为第一位单元行(112A-1、112B-1、...、112N-1)中的每个对应位单元选择性地提供上拉电路，其中组合电路的净结果提供弱下拉振荡器配置。

在一些具体实施中，行_1中的第一位单元行(112A-1、112B-1、...、112N-1)在范围、功能和操作上与图2A至图2B中作为环形振荡器的多6T位单元反相器链202类似。另外，第二位单元行(112A-2、112B-2、...、112N-2)中的位单元包括PMOS和NMOS，其中可以禁用第二位单元行(112A-2、112B-2、...、112N-2)的位单元中的PMOS晶体管(M2、M4)的切换，例如，如在不连接到电压源(Vdd)的情况下所示。此外，第三位单元行(112A-3、112B-3、...、112N-3)中的位单元包括PMOS和NMOS，其中可以禁用第三位单元行(112A-3、112B-3、...、112N-3)中的位单元中的NMOS晶体管(M1、M3)的切换，例如，在不连接到接地(Vss、Gnd)的情况下所示。

如上所述，第二位单元行(112A-2、112B-2、...、112N-2)中的位单元可以包括至少一个下拉晶体管(M3)，该下拉晶体管被启用以便选择性地激活行_2中的下拉电路。另外，如上所述，第三位单元行(112A-3、112B-3、...、112N-3)中的位单元可以包括至少一个上拉晶体管(M4)，该上拉晶体管被启用以便选择性地激活行_3中的上拉电路。在一些情况下，第一位单元行(112A-1、112B-1、...、112N-1)可以包括多个第一位单元行，第二位单元行(112A-2、112B-2、...、112N-2)可以包括与多个第一位单元行并联耦接的多个第二位单元行，并且第三位单元行(112A-3、112B-3、...、112N-3)可以包括与多个第一位单元行和多个第二位单元行并联耦接的多个第三位单元行。在这种情况下，可以调整行_2中的并联下拉电路，以通过将强度类似的第二位单元行(112A-2、112B-2、...、112N-2)中的第二下拉晶体管(M3)添加到第一位单元行(112A-1、112B-1、...、112N-1)中的位单元来实现第一位单元行(112A-1、112B-1、...、112N-1)的有效下拉强度的有效增加。此外，可以调整行_3中的并联下拉电路，以通过将强度类似的第三位单元行(112A-3、112B-3、...、112N-3)中的第三下拉晶体管(M4)添加到第一位单元行(112A-1、112B-1、...、112N-1)中的位单元来实现第一位单元行(112A-1、112B-1、...、112N-1)的有效下拉强度的有效增加。

在一些情况下，反相器链外部的电源开关M7(NMOS)允许启用具有到M3的连接的行以激活下拉电路。另外，在一些情况下，反相器链外部的电源开关M8(PMOS)允许启用具有到M4的连接的行以激活上拉电路。

参考图5A至图5B，行_1中的第一位单元行(112A-1、112B-1、...、112N-1)中的位单元被布置成作为反相器运转(或发挥功能)，因此行_1中的第一位单元行(112A-1、112B-1、...、112N-1)中的位单元链作为环形振荡器运转(或发挥功能)。在行_2中，每个上拉晶体管(M2、M4)的源极与源(Vdd)解耦，这意味着第二位单元行(112A-2、112B-2、...、112N-2)中的位单元可以仅下拉，而不可上拉。因此，以这种方式修改(或改变)的环具有弱上拉和强下拉，因此，环频率对较弱上拉PMOS晶体管(M4)更敏感。在行_3中，每个下拉晶体管(M1、M3)的源极与接地(Vss、Gnd)解耦(或断开)，这意味着第三位单元行(112A-3、112B-3、...、112N-3)中的位单元可以仅上拉，而不可下拉。因此，以这种方式修改(或改变)的环具有弱下拉和强上拉，因此，环频率对较弱下拉NMOS晶体管(M3)更敏感。

在一些具体实施中，图5A至图5D将图3A至图3B和图4A至图4B的想法合并成单个配置。第一行(行_1)被布置为在所有位单元上具有Vdd和接地(Vss、Gnd)连接的环形振荡器。第二行(行_2)被布置为具有下拉配置，即，以便提供没有到Vdd的内部连接的总体弱上拉配置。第三行(行_3)被布置为具有上拉配置，即，以便提供总体弱下拉配置，而没有到接地(Vss、Gnd)的内部连接。另外，在一些情况下，如果移除了源极-漏极短路，则行_1、行_2和行_3中的传输栅极晶体管(M5、M6)可用于替换电源开关M7和M8，以用对应的栅极启用信号(EN、EN_WUP和EN_WDN)启用全部行。该电路方案提供了作为位单元环形振荡器连同弱上拉配置和/或弱下拉配置进行测试的紧凑布局。因此，在一些情况下，以这种方式设计的RAM监测器可以与环形振荡器集成以用于监督AVS中的逻辑设备。此外，一个RAM监测器可以提供关于多个RAM实例的全局偏斜的信息。

在一些具体实施中，可以省略行_1中的第一位单元行(112A-1、112B-1、...、112N-1)中的位单元。在这种情况下，具有下拉配置的至少一行和具有上拉配置的至少一行可以替换行_1的反相器的功能。图6示出了根据本文所述的具体实施的连同电源开关602的具有可配置上拉和下拉行为的所放置的位单元链布局600。例如，图6示出了合并且可配置的上拉和下拉布置以及行中用以启用它们的电源开关(PS2、PSN)。

图6示出了根据图5A至图5D的完全放置的位单元振荡器，其中已经省略了被布置成作为反相器运转(或发挥功能)的第一位单元行。该布置内的列形成振荡器的级(或延迟链)。行分别被配置为下拉或上拉。单元放置与利用镜像相邻位单元形成用于存储目的的存储器阵列的位单元放置相同。Vdd和Vss的连接通常被布置成在行或列内运行，反之亦然。为了启用用于环或延迟链的反相级，至少一个下拉行必须连接到Vss。图6示出了Vss沿行方向运行并且在相邻位单元之间共享的情况。在这种情况下，Vdd连接在阵列内被共享，并且Vss连接可针对成对的行被启用。对启用行的选择控制在阵列的每一列中形成的反相级的下拉与上拉强度的总体平衡。应当理解，沿行方向运行任何源，都可用于选择相对强度，因此级延迟对晶体管的灵敏度提供上拉或下拉。

此外，参考图6，形成位单元振荡器的阵列的放置与用于数据存储目的的位单元阵列相同，由此一个或多个或所有修改提供额外的连接以旁路或提供连接的移除以禁用位单元的某些晶体管的功能。可以在不影响位单元内的晶体管的电气特性的工艺层中进行这些修改。形成晶体管器件并确定其电气特性的工艺层(通常称为前端层(FEOL))对于本文所述的修改的位单元和用于数据存储目的的位单元是相同的。FEOL通常包括直到接触级的所有CMOS工艺层。可以提供上面概述的位单元的连接修改的层可以是接触件上方的互连级，通常是金属和通孔。

在一些具体实施中，如图6所示，第一位单元行(行_1)可以被布置为作为上拉电路操作，并且第二位单元行(行_2)可以与第一位单元行并联耦接。在这种情况下，第二位单元行(行_2)可以被布置成为第一位单元行中的位单元提供下拉电路，以便形成环形振荡器。另外，第三位单元行(行_N)可以与第二位单元行(行_2)并联耦接，并且第三位单元行(行_N)可以被布置为作为环形振荡器操作。在这种情况下，第一位单元行(行_1)和第二位单元行(行_2)中的位单元可以被布置为用作反相器，由此行一可以仅提供反相器的上拉功能，并且行二可以提供反相器的下拉功能。另外，第一位单元行(行_1)和第二位单元行(行_2)可以包括多个位单元行，并且电源(VDD)和接地(VSS)中的至少一者可以使用一个或多个启用开关耦接到多个位单元行。此外，在一些情况下，逻辑门(例如，与非门(A1))可以用于选择性地启用整个结构602或结构602的特定部件，诸如结构602的一行或多行(例如，行_1、行_2、...、行_N)。

本文描述了集成电路的各种具体实施。集成电路可包括串联链接在一起以作为环形振荡器操作的位单元行。该位单元行中的每个位单元可具有独立于附加晶体管的多个晶体管以形成环形振荡器。该位单元行中的每个位单元的多个晶体管被布置成用作反相器。

本文描述了集成电路的各种具体实施。集成电路可以包括被布置成作为环形振荡器操作的第一位单元行，并且第一位单元行中的位单元可以被布置成用作反相器。集成电路可以包括与第一位单元行并联耦接的第二位单元行，并且第二位单元行可以被布置成为第一位单元行中的位单元提供下拉电路。

本文描述了集成电路的各种具体实施。集成电路可以包括被布置成作为环形振荡器操作的第一位单元行，并且第一位单元行中的位单元可以被布置成用作反相器。集成电路可以包括与第一位单元行并联耦接的第二位单元行，并且第二位单元行可以被布置成为第一位单元行中的位单元提供上拉电路。

应当预期的是，权利要求的主题不限于本文提供的具体实施和图示，而是包括根据权利要求的那些具体实施的修改形式，包括具体实施的部分和不同具体实施的元件的组合。应当理解，在任何此类具体实施的开发中，如在任何工程或设计项目中，应作出许多具体实施特定的决策以实现开发者的特定目标，诸如符合系统相关和业务相关的约束，这些约束可能在不同具体实施之间变化。此外，应当理解，此类开发工作可能是复杂且耗时的，但是尽管如此，对于受益于本公开的普通技术人员而言，这仍然是设计、制造和生产的常规任务。

已经详细地参考了各种具体实施，其示例在附图和图示中示出。在以下具体描述中，阐述了许多具体细节以提供对本文提供的公开内容的透彻理解。然而，可以在没有这些具体细节的情况下实践本文提供的公开内容。在一些其他情况下，没有详细描述熟知的方法、规程、部件、电路和网络，以便不会不必要地模糊实施方案的细节。

还应当理解，虽然术语“第一”、“第二”等在本文中可用于描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。例如，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。第一元件和第二元件分别均为元件，但它们不被认为是相同的元件。

在本文提供的本公开的描述中使用的术语是为了描述特定具体实施的目的，并且不旨在限制本文提供的公开内容。如本文中提供的公开内容和所附权利要求的描述中使用的，单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文另有明确指示。如本文所用，术语“和/或”是指并涵盖相关联的列出项目中的一者或多者的任何和所有可能组合。当在本说明书中使用时，术语“包括”、“包含”和/或“含有”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或它们的组的存在或添加。

如本文所用，根据上下文，术语“如果”可被解释为意指“当......时”或“在......时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定......”或“如果检测到[所述条件或事件]”可被解释为意指“在确定......时”或“响应于确定......”或“在检测到[所述条件或事件]时”或“响应于检测到[所述条件或事件]”。术语“上”和“下”；“上部”和“下部”；“向上”和“向下”；“在......下方”和“在......上方”；以及指示给定点或元件上方或下方的相对位置的其他类似术语可与本文所述的各种技术的一些具体实施结合使用。

虽然前述内容涉及本文所述的各种技术的具体实施，但是可以根据本文的公开内容想出其他和另外的具体实施，本文的公开内容可以由所附权利要求确定。

虽然以特定于结构特征和/或方法动作的语言描述了本主题，但应当理解，所附权利要求中限定的主题不一定限于上述特定特征或动作。相反，上述的具体特征和动作被公开为实现权利要求的示例性形式。