基于FPGA数字延迟单元的实现和比较

摘要

提出了基于FPGA的数字延迟线(DDL)设计的3种方法,并分析了各自的优缺点和适用范围。在AlteraQuartus II开发平台上采用Verilog HDL语言和其自带的IP CORE分别实现了3种数字延迟线的设计,借助于QuartusⅡ集成开发环境中提供的SignalTapⅡ嵌入式逻辑分析仪进行仿真和验证,最后运用多踪示波器观察了PCB板的实际波形输出。试验结果表明,三种方法都可以实现数字延迟线,且设计相对简单,延时精度高,工作稳定可靠。