一种基于FPGA的深度卷积神经网络的加速器

摘要

本发明公开了一种基于FPGA的深度卷积神经网络的加速器，所述加速器包括：快速卷积运算模块和二维卷积内存交互模块；所述快速卷积运算模块，用于将轻量的快速乘法和Winograd算法结合，实现深度卷积神经网络的快速卷积运算；所述二维卷积内存交互模块，用于在快速卷积运算过程中，将中间计算结果和权重采用梯形复用的内存交互优化策略进行片外和片内之间的数据传输，使片内外的数据交互达到最小。本发明的加速器一方面用快速乘法对Winograd卷积算法进行改进，进一步提高Winograd计算卷积的速度；另一方面提出了一种梯形复用的内存交互优化策略，它能减小片内外内存交互的时延。