一种基于FPGA的卷积神经网络加速器设计与实现

摘要

针对卷积神经网络模型ZynqNet现有FPGA实现版本中卷积运算单元并行度低,存储结构过度依赖片外存储等问题,提出一种针对ZynqNet的FPGA优化设计.设计了双缓冲结构将中间运算结果放到片内以减少片外存储访问;将数据位宽从32位降为16位;设计了具有64个卷积运算单元的并行结构.实验结果表明,在ImageNet测试准确度相同的情况下,本文所提出的设计工作频率可达200 MHz,运算速率峰值达到1.85GMAC/s,是原ZynqNet实现的10倍,相比i5-5200UCPU可实现20倍加速.同时,其计算能效达到了NVIDIA GTX 970GPU的5.4倍.