一种芯片设计中异步时钟同步化约束方法

摘要

本发明涉及一种芯片设计过程中的异步时钟的同步化约束的新理论方法。针对MCU及SOC规模的芯片电路设计，不可避免地大量存在异步时钟的情况下，在对设计进行时序约束的时候，采用同步化的概念和思想，将设计中异步时钟约束做同步归一化处理并以此对芯片电路进行约束。在满足设计要求的前提下，最大限度地减少芯片设计从逻辑综合到布局布线后门级仿真的迭代时间，从而极大减少芯片设计的时间成本，加快芯片上市速度。经过某款芯片设计的验证，较之一般的芯片约束方法，优势十分明显，取得了十分出色的效果。

说明书

技术领域

本发明属于芯片的设计实现领域，提出了一种针对芯片中的异步时钟而进行的同步化设计约束的新的理论方法。

背景技术

当前芯片设计朝着高集成度、复杂功能方向发展，尤其是MCU、SoC的设计。多个功能性IP内核集成在一个微晶片上，实现复杂的功能。这使得芯片的时钟结构异常复杂，不仅时钟数量增加，而且还会包含很多异步时钟，这些异步时钟的存在，使得设计的时序约束变得尤为困难。在逻辑设计上，应该尽量避免使用异步时钟，或对异步时钟进行同步化处理。但在目前的大规模芯片实际的设计过程中，异步时钟不可避免，一旦由于疏漏将某个异步时钟的约束弄错，那么就有可能导致设计的时序出现问题，进而导致整个设计的失败，这不仅仅是流片费用的损失，也造成了产品时间成本的增加，有时候甚至是灾难性的。因此，如何处理好这些异步时钟的时序约束问题，是芯片设计实现人员的一个重要的探讨内容。

发明内容

本发明目的是提出一种新的芯片设计时序约束理论方法，将芯片设计中的异步时钟进行同步化约束，从而使整个芯片设计都在同步时钟的约束下完成电路优化。该理论和方法最大的特点是整个芯片设计的时钟约束是一个主时钟下的若干分频时钟构成的同步时钟树系统，芯片设计在这个时钟树的约束下，简洁高效地对电路进行时序优化。省去了常规时序约束中针对异步时钟的伪路径处理。不仅减轻了逻辑设计人员的负担，而且大大减少了时序约束的错误几率，从而极大地避免了在前端设计实现与门级网表的后仿真之间的迭代，是芯片设计的时间成本大为减少。

本发明为实现上述目的所采用的技术方案是：

一种芯片设计中异步时钟同步化约束方法，选取多个异步时钟中的一个时钟作为主时钟，其他时钟作为主时钟的分频时钟，构成一个主时钟下的若干同步时钟架构，完成异步时钟同步化。

选取的作为主时钟的时钟为多个异步时钟中频率最高的时钟，以使异步时钟同步化约束在最大的时钟频率。

将各个时钟设为主时钟的相应n倍分频时钟，n为整数，使其形成一个从主时钟到分频时钟的同步时钟架构。

对于各个分频时钟的分频系数选择时，采用最大分频系数原则，即可选择的分频系数中，选择最大的分频系数n＝max{n

作为主时钟的频率大于等于异步时钟中的最高频率且为整数。

作为主时钟的频率能被10整除。

每个分频时钟的频率大于等于该时钟的频率且为整数。

每个分频时钟的频率能被主时钟的频率整除。

本发明具有以下有益效果及优点：

1.本发明采用同步化思想来对芯片设计的时钟进行约束，可以作为一种通用的时钟约束方法来使用，使逻辑设计人员不需要专门进行异步时钟的时序规划，缩短了设计的时间。

2.本发明采用同步化思想来对芯片设计的时钟进行约束，使芯片设计时钟约束简洁高效，对于出现的问题极易查找修正。

3.本发明采用同步化思想来对芯片设计的时钟进行约束，芯片设计的各个部分都在同步时钟的约束之下，这样省去了单独针对异步时钟的伪路径处理方式，大大减少了约束的错误率，并实现了时钟约束的完全覆盖。

4.本发明采用同步化思想来对芯片设计的时钟进行约束，由于实现了时钟约束的完全覆盖，因此当静态时序分析通过后，在门极网表的后仿真过程中，可以实现一次性通过，没有设计的反复迭代，极大节省了设计的时间成本。

附图说明

图1异步时钟同步化约束示意图；

图2多时钟选择的处理方式图。

具体实施方式

下面结合附图及实施例对本发明做进一步的详细说明。

本发明提出了一种异步时钟同步化的时序约束的理论方法，将设计中的异步时钟在时序约束的时候进行同步化处理，在实际中取得了非常好的效果。该理论方法可以作为一种通用的时钟约束方法来使用。

1.在对芯片设计进行时序约束的时候，采用同步电路的概念，以同步时钟声明作为中心思想，将芯片设计中的异步时钟约束为主时钟的分频时钟，使其转变为同步时钟，形成一个主时钟下的若干同步时钟架构，进而完成对芯片设计同步化时序约束。

2.确定设计的时钟网络架构，通过对设计的体系结构特别是时钟的结构进行深入分析，明确设计的主时钟频率以及各个时钟(同步/异步)关系，即在电路上，各个时钟是如何相互配合完成电路的数据流动的，在时序上，各个时钟是否存在相位差。

3.以同步化的中心思想和观点来看待时钟结构，将设计的各个时钟用时序约束的命令声明成主时钟的相应n倍(n为整数)分频时钟，使其形成一个完整的从主时钟到分频时钟的同步时钟树架构。

4对于设计中存在的多路选择时钟结构，将选择端设置成选择最大时钟频率，使设计尽量约束在最大的时钟频率。

5.对于各个分频时钟的分频系数选择，应该采用最大分频系数原则，即可选择的分频系数中，选择最大的分频系数n＝max{n1,n2,n3...n(max)},例如主时钟频率是40MHz,同步化处理的目的时钟为9MHz,那么分频系数为n＝{1,2,4,8,10}＝10，即该时钟使用10MHz的时钟来进行约束。

芯片设计过程中的异步时钟的同步化约束的理论方法其中心思想和原理如附图1所示：

假定一个芯片设计中存在图中的四个异步时钟，频率分别为76MHz、35MHz、18MHz、9MHz。按照异步时钟同步化处理的理论方法，首先确定该芯片设计的主时钟，一般来说，选择最高频率的时钟，这里是72MHz.在时钟约束的时候，一般情况下都留有一定的裕度，因此该时钟频率可以约束为80MHz。对于35MHz的时钟，按照上述规则，应该约束成为40MHz，即(80/2)MHz，对于18MHz的时钟，应该约束成为20MHz，即(80/4)MHz，对于9MHz的时钟，应该约束成为10MHz，即(80/8)MHz，这样，整个芯片设计所约束的时钟系统就是一个以80MHz时钟为主时钟，以40MHz、20MHz、10MHz时钟为分频时钟的一个完整的同步时钟架构系统。

对于存在多个时钟选择的问题，处理方法如附图2所示：图中76MHz、35MHz、18MHz、9MHz四个异步时钟，在芯片设计中根据需要会选择一路，按照本发明的规则，应该选择频率最高的时钟作为时钟约束的主时钟，这里选择76MHz，该时钟被选择后，在经过同步化约束处理，约束成为80MHz的时钟，作为整个设计约束的主时钟频率，其他时钟都以该时钟为基准进行分频约束。

需要说明的一点是，无论时钟约束后的主时钟还是分频时钟，频率在满足本发明规则的前提下，应尽量小，例如76MHz可以使用80MHz、90MHz来约束，但是应使用80MHz来约束。这样可以尽量减少因为频率的增加而导致面积的无谓浪费，从而达到时序/面积的最优结果。