增强型氮化镓基晶体管及其制备方法、电子装置

摘要

本申请实施例提供的增强型氮化镓基晶体管及其制备方法、电子装置。增强型氮化镓基晶体管，包括层叠设置的衬底、功能层和晶体管层。晶体管层包括掺杂帽层、栅极、源极和漏极。掺杂帽层、源极和漏极均与功能层的表面接触且彼此隔离，掺杂帽层位于源极和漏极之间。栅极设置在掺杂帽层的远离功能层的表面。掺杂帽层中具有至少一个掺杂区域，且掺杂区域的上表面为掺杂帽层朝向栅极的表面的至少一部分。掺杂区域的上表面与栅极的下表面相接触。其中，栅极的下表面为栅极朝向掺杂帽层的表面。本申请实施例提供一种增强型氮化镓基晶体管及其制备方法、电子装置，能降低器件的栅极漏电，提高栅压摆幅。

说明书

技术领域

本申请实施例涉及电子技术领域，尤其涉及一种增强型氮化镓基晶体管及其制备方法、电子装置。

背景技术

氮化镓(Gallium Nitride，GaN)基材料作为半导体材料，具有禁带宽度大、临界击穿电场高、电子饱和和漂移速度高，以及化学性质稳定等特点，在微电子和光电子领域应用广泛。基于氮化镓基材料的高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)具有高击穿电压、低导通电阻、高工作频率以及器件体积小等特点，已成为高功率开关器件的常用材料。功率开关器件一般为增强型(Enhancement-Mode，E-mode)器件，这是为了避免关断耗尽型器件所需的负栅压供电，进而实现更加安全的开关操作。

目前，制作增强型器件的方法主要有刻蚀凹栅结构、栅下F离子注入处理或栅下形成P型帽层。其中，栅下形成P型帽层包括形成栅下P型InGaN帽层或形成栅下P型AlGaN帽层。栅下形成的P型帽层具有高阈值电压的优点，其中，高阈值电压增强型特性更稳定，控制起来更容易，因此，P型帽层在增强型器件的制作中应用较为广泛。

但是，当P型帽层增强型器件导通时，在正向栅压偏置下肖特基结处于反偏状态，会产生栅极泄露电流，降低器件的栅压摆幅。

发明内容

本申请实施例提供一种增强型氮化镓基晶体管，能够降低器件的栅极漏电，并提高栅压摆幅。此外，本申请还提供了应用该增强型氮化镓基晶体管的电子装置和该增强型氮化镓基晶体管的制备方法。

第一方面，本申请实施例提供一种增强型氮化镓基晶体管，包括层叠设置的衬底、功能层和晶体管层。衬底位于功能层的一侧，晶体管层位于功能层背离衬底的一侧。晶体管层包括掺杂帽层、栅极、源极和漏极，掺杂帽层、源极和漏极均与功能层的表面接触且彼此隔离，掺杂帽层位于源极和漏极之间。栅极设置在掺杂帽层的远离功能层的表面。

掺杂帽层中具有至少一个掺杂区域，且掺杂区域的上表面为掺杂帽层朝向栅极的表面的至少一部分，掺杂区域的上表面与栅极的下表面相接触，其中，栅极的下表面为栅极朝向掺杂帽层的表面。由于栅极的下表面与掺杂区域的上表面相接触，当栅极施加电压时，在电场的作用下，与栅极接触的掺杂区域向掺杂帽层发生载流子扩散，在掺杂帽层内形成耗尽区，直至掺杂区域与掺杂帽层合并，合并后的掺杂帽层和掺杂区域将栅极表面的电流通道夹断，从而降低栅极漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管的可靠性。

在第一方面的一种可能的实施方式中，掺杂区域为N型高浓度掺杂区，掺杂帽层为P型帽层。当栅极施加电压时，N型高浓度掺杂区和P型帽层形成PN结，在该增强型氮化镓基晶体管正向导通时，N型高浓度掺杂区和P型帽层形成PN结能将栅极表面的电流通道夹断，从而降低栅极漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管的可靠性。

在第一方面的一种可能的实施方式中，掺杂区域的上表面与栅极的部分下表面相接触，或者，掺杂区域的上表面的边缘与栅极的下表面的边缘重合。

在掺杂帽层中形成的掺杂区域的上表面只要与栅极的一部分下表面相接触，或者，掺杂区域的上表面的至少部分边缘与栅极的下表面的至少部分边缘重合，与栅极接触的掺杂区域即可向掺杂帽层扩散。这样，不需要在注入掺杂或者扩散掺杂以形成掺杂区域时，精确控制形成掺杂区域的形状和位置，节省了形成掺杂区域的时间。

在第一方面的一种可能的实施方式中，掺杂区域的数量为至少两个，且至少两个掺杂区域间隔设置。这样，通过增加掺杂区域的数量，以保证掺杂区域的上表面具有与栅极的下表面有接触的部分。

在第一方面的一种可能的实施方式中，掺杂区域的掺杂深度小于或等于掺杂帽层的厚度，掺杂区的掺杂宽度小于或等于栅极的宽度的一半。这样，通过控制掺杂区域的掺杂深度，使掺杂区域的掺杂深度小于或等于掺杂帽层的厚度，避免掺杂区域延伸至与掺杂帽层接触的功能层内，通过控制掺杂区域的掺杂宽度，使掺杂区域的掺杂宽度小于或等于栅极的宽度的一半，在保证掺杂区域的上表面与栅极的至少部分下表面相接触的同时，获取最佳的耐压效果。

在第一方面的一种可能的实施方式中，掺杂帽层的厚度大于或等于1nm且小于或等于500nm。掺杂帽层的厚度根据增强型氮化镓基晶体管具体的性能进行选择。

在第一方面的一种可能的实施方式中，掺杂帽层与栅极欧姆接触或肖特基接触。掺杂帽层与栅极肖特基接触时，掺杂帽层与栅极的接触面形成的电子跃迁势垒高度较高，厚度较厚。

在第一方面的一种可能的实施方式中，掺杂帽层中掺杂有受主杂质。受主杂质使掺杂帽层容易吸引外界的一个自由电子进入掺杂帽层内，使掺杂帽层形成饱和状态。

在第一方面的一种可能的实施方式中，受主杂质为镁、钙、锌、铍、铁或碳中的一种，且受主杂质的掺杂浓度大于或等于1×10

在第一方面的一种可能的实施方式中，掺杂区域中具有施主杂质。施主杂质使掺杂区域内容易失去一个电子成为自由电子，以使自由电子进入掺杂帽层内。

在第一方面的一种可能的实施方式中，施主杂质为硅或氧，施主杂质的掺杂浓度大于或等于1×10

在第一方面的一种可能的实施方式中，功能层包括依次层叠的成核层、高阻层、高迁移率层和势垒层，

成核层位于衬底与高阻层之间，势垒层位于掺杂帽层与高迁移率层之间。衬底起到了支撑覆盖在衬底上的功能层的作用。高阻层为在高阻层上生长或形成的高迁移率层进行缓冲作用。势垒层用于配合高迁移率层并在高迁移率层与势垒层相接区域通过极化作用产生二维电子气，从而导通电流。源极与漏极用于在电场效应下使二维电子气在高迁移率层内流动。栅极用于允许或阻碍二维电子气通过。

在第一方面的一种可能的实施方式中，势垒层为氮化铝镓、铟氮化镓或铝氮铟的一种或多种。

在第一方面的一种可能的实施方式中，势垒层为多层结构，势垒层中相邻的两层之间的材质不同。

第二方面，本申请实施例提供一种电子装置，包括上述的增强型氮化镓基晶体管和控制器，控制器和增强型氮化镓基晶体管连接。

电子装置通过设置增强型氮化镓基晶体管，增强型氮化镓基晶体管中栅极的下表面与掺杂区域的上表面相接触，当栅极施加电压时，在电场的作用下，与栅极接触的掺杂区域向掺杂帽层发生载流子扩散，在掺杂帽层内形成耗尽区，直至掺杂区域与掺杂帽层合并，合并后的掺杂帽层和掺杂区域将栅极表面的电流通道夹断，从而降低栅极漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管的可靠性。

第三方面，本申请实施例提供一种增强型氮化镓基晶体管的制备方法，包括：

在衬底上形成功能层；

在功能层背离衬底的表面上形成源极、掺杂帽层和漏极，其中，掺杂帽层位于源极和漏极之间，源极、漏极均和掺杂帽层之间具有间距；

在掺杂帽层内形成至少一个掺杂区域；

在掺杂帽层背离功能层的表面上形成栅极，其中，掺杂区域的上表面为掺杂帽层朝向栅极的表面的至少一部分，掺杂区域的上表面与栅极的下表面相接触，栅极的下表面为栅极朝向掺杂帽层的表面。

通过上述方法制备的增强型氮化镓基晶体管，增强型氮化镓基晶体管中栅极的下表面与掺杂区域的上表面相接触，当栅极施加电压时，在电场的作用下，与栅极接触的掺杂区域向掺杂帽层扩散，在掺杂帽层内形成耗尽区，直至掺杂区域与掺杂帽层合并，合并后的掺杂帽层和掺杂区域将栅极表面的电流通道夹断，从而降低栅极漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管的可靠性。

在第三方面的一种可能的实施方式中，在功能层背离衬底的表面上形成掺杂帽层包括：

在功能层背离衬底的表面上形成P型帽层。

在第三方面的一种可能的实施方式中，在功能层背离衬底的表面上形成P型帽层之后，还包括：

在P型帽层内掺杂受主杂质。

在第三方面的一种可能的实施方式中，掺杂帽层的形成温度为大于或等于900℃且小于或等于1100℃，掺杂帽层的厚度为大于或等于60nm且小于或等于80nm。

在第三方面的一种可能的实施方式中，在掺杂帽层内形成至少一个掺杂区域，包括：

在掺杂帽层背离功能层的表面上形成至少一个预设区域，在预设区域内中露出的P型帽层的表面掺杂施主杂质，形成N型高浓度掺杂区；

其中，N型高浓度掺杂区的掺杂深度小于或等于掺杂帽层的厚度，N型高浓度掺杂区的掺杂宽度小于或等于栅极的宽度的一半。

在第三方面的一种可能的实施方式中，在衬底上形成功能层包括；

在衬底上依次层叠成核层、高阻层、高迁移率层和势垒层；

其中，成核层位于衬底与高阻层之间，势垒层位于掺杂帽层与高迁移率层之间。

衬底起到了支撑覆盖在衬底上的功能层的作用。高阻层为在高阻层上生长或形成的高迁移率层进行缓冲作用。势垒层用于配合高迁移率层并在高迁移率层与势垒层相接区域通过极化作用产生二维电子气，从而导通电流。源极与漏极用于在电场效应下使二维电子气在高迁移率层内流动。栅极用于允许或阻碍二维电子气通过。

本申请实施例提供的增强型氮化镓基晶体管及其制备方法、电子装置，增强型氮化镓基晶体管通过设置衬底、功能层和晶体管层，晶体管层包括掺杂帽层、栅极、源极和漏极，掺杂帽层中具有至少一个掺杂区域，栅极的下表面与掺杂区域的上表面相接触，当栅极施加电压时，在电场的作用下，与栅极接触的掺杂区域向掺杂帽层发生载流子扩散，在掺杂帽层内形成耗尽区，直至掺杂区域与掺杂帽层合并，合并后的掺杂帽层和掺杂区域将栅极表面的电流通道夹断，从而降低栅极漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管的可靠性。

附图说明

图1为本申请一实施例提供的增强型氮化镓基晶体管的结构示意图；

图2为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区与掺杂帽层之间的位置示意图；

图3为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区与掺杂帽层之间的位置示意图；

图4为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区与掺杂帽层之间的位置示意图；

图5为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区与掺杂帽层之间的位置示意图；

图6为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区与掺杂帽层之间的位置示意图；

图7为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区与掺杂帽层之间的位置示意图；

图8为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区的结构示意图；

图9为图8另一个方向的结构示意图；

图10为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区的结构示意图；

图11为图10另一个方向的结构示意图；

图12为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区的结构示意图；

图13为图12另一个方向的结构示意图；

图14为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区的结构示意图；

图15为图14另一个方向的结构示意图；

图16为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区的结构示意图；

图17为图16另一个方向的结构示意图；

图18为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区的结构示意图；

图19为图18另一个方向的结构示意图；

图20为本申请一实施例提供的电子装置的结构示意图；

图21为本申请一实施例提供的电子装置的电路图；

图22为本申请一实施例提供的增强型氮化镓基晶体管的制备方法的流程图；

图23为本申请一实施例提供的增强型氮化镓基晶体管的制备方法的流程图；

图24a至图24j为本申请一实施例提供的增强型氮化镓基晶体管的制备方法中在各制备极端的结构示意图；

图25为采用本申请制备的增强型氮化镓基晶体管与现有的增强型氮化镓基晶体管栅极特性对比图；

图26为采用本申请制备的增强型氮化镓基晶体管与现有的增强型氮化镓基晶体管输出特性对比图；

图27为采用本申请制备的增强型氮化镓基晶体管与现有的增强型氮化镓基晶体管转移特性对比图。

附图标记说明

100-增强型氮化镓基晶体管；10-衬底；20-功能层；21-成核层；22-高阻层；23-高迁移率层；24-势垒层；30-晶体管层；31-掺杂帽层；311-掺杂区；312-掩膜；32-栅极；33-源极；34-漏极；401-第一钝化层；402-第二钝化层；200-电子装置；300-控制器。

具体实施方式

为使本申请实施例的技术方案和更加清楚，下面对本申请实施例中涉及的术语进行解释。

高电子迁移率晶体管(High ElectronMobility Transistor，HEMT)，也称为异质结场效应晶体管(Heterostructure FET，HFET)。高电子迁移率晶体管是利用异质结或调制掺杂结构中二维电子气高迁移率特性的场效应晶体管。高电子迁移率晶体管在低温或低电场下的电子迁移率比通常高质量的体半导体的场效应晶体管在相同条件下的电子迁移率高1000倍，高电子迁移率晶体管可实现高速低噪音工作。

氮化镓(Gallium Nitride，GaN)，氮化镓材料具有禁带宽度大、临界击穿电场高、高电子饱和、漂移速度高、低的热产生率和高的击穿电场的特点，是研制高温大功率电子器件和高频微波器件的重要材料。

禁带：半导体价带和导带之间的能态密度为零的能量区间。

栅压摆幅：驱动电压和满足可靠性的最高工作电压之间的差值。

二维电子气是用量子限制等物理方法使电子群在一个方向上的运动被局限于一个很小的范围内，而在另外二个方向上可以自由运动的系统称为二维电子系。如果系统中电子密度较低，则称为二维电子气。如果三维固体中电子的运动在某一个方向(如z方向)上受到阻挡(限制)，那么，电子就只能在另外两个方向(x、y方向)上自由运动，这种具有两个自由度的自由电子就称为二维电子气(2-DEG，Two-dimensional electron gas)。

半导体中的施主杂质和受主杂质指的是半导体内部的除半导体本身原子之外的其他原子。所谓受主，指的是半导体内部杂质原子的核外电子最外层电子数少于4。例如，半导体内部如果有杂质原子最外层电子数少于4，比如3个，那么它核内正电子容易吸引外界的一个电子进入最外电子层，形成饱和状态，这个杂质原子因为得到电子被叫做受主。所谓施主，指的是半导体内部杂质原子的核外电子最外层电子数多于4。例如，半导体内部如果有杂质原子最外层电子数多于4，比如5个，则杂质原子容易失去一个电子成为自由电子，这个杂质原子叫施主。因为原子核最外层电子数目为4时最稳定，如果最外层电子数少于4个，那么它容易吸引一个自由电子进入最外层绕核旋转，形成饱和状态；相反最外层电子数目大于4个，则越容易失去电子。

功率开关器件一般采用常关型器件，即增强型(Enhancement-Mode，E-mode)器件，增强型器件在电路的应用中不需要负极性电压，降低了电路的复杂性和制作成本，另外还可以提高功能开关电路的安全性。

目前，制作增强型器件的方法主要有刻蚀凹栅结构、栅下F离子注入处理或栅下形成P型帽层。其中，栅下形成P型帽层包括形成栅下P型InGaN帽层或形成栅下P型AlGaN帽层。栅下形成的P型帽层具有高的阈值电压的优点，其中，高阈值电压增强型特性更稳定，控制起来更容易，因此，P型帽层在增强型器件的制作中应用较为广泛。虽然，栅下P型帽层阈值电压高，但是，栅极正向耐压不足，具体为：当具有P型帽层的增强型器件导通时，在正向栅压偏置下肖特基结处于反偏状态，会产生栅极泄露电流，降低增强型器件的栅压摆幅，限制增强型器件的安全操作范围和可靠性，长期工作存在可靠性风险。

为了解决上述问题，本申请提供一种增强型氮化镓基晶体管，该增强型氮化镓基晶体管的栅极与掺杂帽层中的掺杂区接触。在该增强型氮化镓基晶体管正向导通时，掺杂帽层和掺杂帽层中的掺杂区将电流通道夹断，从而降低该增强型氮化镓基晶体管的栅极漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管的可靠性。

下面，结合实施例对本申请提供的增强型氮化镓基晶体管的实现方式进行详细说明。

图1为本申请一实施例提供的增强型氮化镓基晶体管的结构示意图。需要说明的是，图1仅为实例性示意，本申请的增强型氮化镓基晶体管100不限于此种方式。参见图1所示，增强型氮化镓基晶体管100，包括：衬底10、功能层20和晶体管层30。其中，衬底10位于功能层20的一侧，晶体管层30位于功能层20的另一侧，或者说，功能层20位于衬底10和晶体管层30之间，结合图1容易看出，衬底10的上表面与功能层20的下表面相接触，功能层20的上表面与晶体管层30的下表面相接触。

晶体管层30包括源极33、漏极34以及位于源极33和漏极34之间的介质层。介质层与源极33通过第一钝化层1相隔离，并且介质层与漏极34通过第二钝化层2相隔离的。第一钝化层1位于介质层的一侧，且第一钝化层1朝向介质层的侧壁与介质层的第一侧壁相贴合。第一钝化层1还覆盖源极33，或者说，源极33位于第一钝化层1朝向功能层20的部分表面与功能层20形成的空腔内。容易知道的是，第一钝化层1朝向功能层20的部分表面与源极33背离功能层20的表面相接触，第一钝化层1朝向功能层20的另外一部分表面与功能层20的表面相接触。值得注意的是，第一钝化层1还具有一个朝向源极33的侧壁，第一钝化层1的朝向源极33的侧壁与源极33的一个侧壁面对面且相互接触。结合图1容易看出，第一钝化层1呈倒“L”状。第一钝化层1使源极33与介质层相互绝缘。

其中，第一钝化层1可以被分为相邻的两部分，第一钝化层1的第一部分位于源极33和介质层之间，第一钝化层1的第一部分的第一侧壁与介质层的第一侧壁相贴合，第一钝化层1的第一部分的一部分第二侧壁与源极33的第一侧壁相贴合。第一钝化层1的第二部分层叠在源极33背离介质层20的表面，第一钝化层1的第二部分的第一侧壁与第一钝化层1的第一部分的另一部分第二侧壁相贴合。其中，第一钝化层1的第一部分和第一钝化层1的第二部分可以是一体成型的，且第一钝化层1的第一部分和第一钝化层1的第二部分各自远离介质层20的表面位于同一平面。

第二钝化层2位于介质层的另一侧，即介质层位于第一钝化层1和第二钝化层2之间。第二钝化层2朝向介质层的侧壁与介质层的第二侧壁相贴合。第二钝化层2还覆盖漏极34，或者说，漏极34位于第二钝化层2朝向功能层20的部分表面与功能层20形成的空腔内。容易知道的是，第二钝化层2朝向功能层20的部分表面与漏极34背离功能层20的表面相接触，第二钝化层2朝向功能层20的另外一部分表面与功能层20的表面相接触。值得注意的是，第二钝化层2还具有一个朝向漏极34的侧壁，第二钝化层2的朝向漏极34的侧壁与漏极34的一个侧壁面对面且相互接触。结合图1容易看出，第二钝化层2呈倒“L”状。第二钝化层2使漏极34与介质层相互绝缘。

其中，第二钝化层2可以被分为相邻的两部分，第二钝化层2的第一部分位于漏极34和介质层之间，第二钝化层2的第一部分的第一侧壁与介质层的第二侧壁相贴合，第二钝化层2的第一部分的一部分第二侧壁与漏极34的第一侧壁相贴合。第二钝化层2的第二部分层叠在漏极34背离介质层20的表面，第二钝化层2的第二部分的第一侧壁与第二钝化层2的第一部分的另一部分第二侧壁相贴合。其中，第二钝化层2的第一部分和第二钝化层2的第二部分可以是一体成型的，且第二钝化层2的第一部分和第二钝化层2的第二部分各自远离介质层20的表面位于同一平面。

值得注意的是，该介质层包括掺杂帽层31和栅极32，且掺杂帽层31位于栅极32和功能层20之间。该掺杂帽层31的上表面与栅极32的下表面相接触，掺杂帽层31中具有至少一个掺杂区域311，且掺杂区域311的上表面为掺杂帽层31的上表面的至少一部分，掺杂区域311的上表面与栅极32的下表面相接触。当栅极32施加电压时，由于栅极32的下表面与掺杂区域311的上表面相接触，在电场的作用下，与栅极32接触的掺杂区域311向掺杂帽层31发生载流子扩散，在掺杂帽层31内形成耗尽区，直至掺杂区域311与掺杂帽层31合并，合并后的掺杂帽层31和掺杂区域311将栅极32表面的电流通道夹断，从而降低栅极32漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管100的可靠性。

在实施例中，掺杂区域311为N型高浓度掺杂区，掺杂帽层31为P型帽层。N型高浓度掺杂区也称为N+掺杂区。N型高浓度掺杂区位于P型帽层内，在掺杂区域311的上表面与栅极32的下表面相接触的同时，栅极32的下表面与掺杂区域311的上表面相接触。当栅极32施加电压时，N型高浓度掺杂区和P型帽层形成PN结，其中，N型高浓度掺杂区内的电子向P型帽层中未设置N型高浓度掺杂区的区域扩散，同时P型帽层中未设置N型高浓度掺杂区的区域中的空穴也向N型高浓度掺杂区扩散，上述扩散也称为载流子的扩散。这时，在N型高浓度掺杂区和P型帽层中未设置N型高浓度掺杂区的区域的接触处，N型高浓度掺杂区留下了正电荷，在P型帽层中留下了负电荷，正电荷和负电荷两者形成自建电场，该自建电场又使上述载流子漂移，载流子漂移的方向与上述载流子扩散的方向相反，直至载流子漂移和载流子扩散平衡，此时，自建电场区没有载流子，从而形成了PN结。N型高浓度掺杂区和P型帽层形成的PN结，在该增强型氮化镓基晶体管100正向导通时，N型高浓度掺杂区和P型帽层形成PN结能将栅极32表面的电流通道夹断，从而降低栅极32漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管的可靠性。

在电场的作用下，掺杂区域311向掺杂帽层31扩散与掺杂区域311和栅极32的接触面积无关，只要掺杂区域311和栅极32接触即可向掺杂帽层31扩散。因此，在实施例中，掺杂区域311的上表面与栅极32的部分下表面相接触，或者，掺杂区域311的上表面的边缘与栅极32的下表面的边缘重合。也就是说，在掺杂帽层31中形成的掺杂区域311的上表面只要与栅极32的一部分下表面相接触，或者，掺杂区域311的上表面的至少部分边缘与栅极32的下表面的至少部分边缘重合，与栅极32接触的掺杂区域311即可向掺杂帽层31发生载流子扩散。这样，不需要在注入掺杂或者扩散掺杂以形成掺杂区域311时，以及精确控制形成掺杂区域311的形状和位置，节省了形成掺杂区域311的时间。

掺杂帽层31通过注入掺杂或者扩散掺杂以形成掺杂区域311。为了保证掺杂帽层31的上表面与栅极32的下表面有接触的部分，在本实施例中，掺杂区域311的数量可以为两个或者两个以上，这样，通过增加掺杂区域311的数量，以保证掺杂区域311的上表面具有与栅极32的下表面有接触的部分。

其中，当掺杂区域311的数量为多个时，各掺杂区域311间隔设置，各掺杂区域311之间的间隔距离可以相等，各掺杂区域311之间的间隔距离也可以不相等。各掺杂区域311的上表面分别与栅极32的下表面的不同位置接触，各掺杂区域311位于掺杂帽层31内的部分可以相互连接。

掺杂区域311在掺杂帽层31中的位置和数量可以具有多种形式，掺杂区域下面结合具体的实施例对掺杂区域311在掺杂帽层31中的位置和数量进行详细说明。

图2为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域311与掺杂帽层31之间的位置示意图。参见图2所示，在一种可能的实施方式中，掺杂区域311的数量为一个，掺杂区域311的第一侧壁与掺杂帽层31的第一侧壁平齐，掺杂区域311的第二侧壁位于掺杂帽层31内。

图3为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域311与掺杂帽层31之间的位置示意图。参见图3所示，在另一种可能的实施方式中，掺杂区域311的数量为一个，掺杂区域311的第二侧壁与掺杂帽层31的第二侧壁平齐，掺杂区域311的第一侧壁位于掺杂帽层31内。

图4为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域311与掺杂帽层31之间的位置示意图。参见图4所示，在另一种可能的实施方式中，掺杂区域311的数量为一个，掺杂区域311的第一侧壁与掺杂帽层31的第一侧壁平齐，掺杂区域311的第二侧壁与掺杂帽层31的第一侧壁平齐。

图5为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域311与掺杂帽层31之间的位置示意图四。参见图5所示，在另一种可能的实施方式中，掺杂区域311的数量为两个，两个掺杂区域311间隔设置，两个掺杂区域311分别位于掺杂帽层31的两侧，第一个掺杂区域311的第一侧壁与掺杂帽层31的第一侧壁平齐，第二个掺杂区域311的第二侧壁与掺杂帽层31的第二侧壁平齐，第一个掺杂区域311的第二侧壁和第二个掺杂区域311的第一侧壁均位于掺杂帽层31内且通过掺杂帽层31间隔。

图6为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域311与掺杂帽层31之间的位置示意图五。参见图6所示，在另一种可能的实施方式中，掺杂区域311的数量为两个，两个掺杂区域311间隔设置，两个掺杂区域311的第一侧壁和第二侧壁均位于掺杂帽层31内，两个掺杂区域311通过掺杂帽层31间隔。

图7为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域311与掺杂帽层31之间的位置示意图六。参见图7所示，在另一种可能的实施方式中，掺杂区域311的数量为三个，在上述图5中的实施例的基础上，增加了一个掺杂区域311，且增加的掺杂区域311位于图5中实施例提供的两个掺杂区域311之间，三个掺杂区域311间隔设置，并通过掺杂帽层31间隔。

需要说明的是，上述图2至图7的实施方式中，第一侧壁和第二侧壁指的是相应的图中的左侧和右侧。且上述图2至图7的实施方式中的掺杂区域311的形状以矩形进行说明，掺杂区域311还可以为其他的形状，在下述实施例中在对掺杂区域311进行详细说明。

需要说明的是，掺杂区域311在掺杂帽层31中的位置不限于上述实施方式，上述实施方式仅是部分示意。

在上述图2至图7的实施方式中，通过选择掺杂帽层31中不同区域，在选择的区域内离子注入掺杂或扩散掺杂或其他掺杂方式，以形成图2至图7的实施方式中N型高浓度的掺杂区域311。相对于图6和图7的实施方式，图2至图5的实施方式中，更便于在掺杂帽层31的区域内离子注入掺杂或扩散掺杂。

本实施例中，掺杂区域311的形状可以为矩形、环形或圆形中的一种或多种。为了便于理解掺杂区域311的形状和掺杂区域311与掺杂帽层31之间的位置关系，下面，结合掺杂帽层31以及具体的实施例对掺杂区域311的形状进行详细描述。

图8和图9均为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域311的结构示意图。其中，图8为剖面图，图9为俯视图。参见图8和图9所示，在本实施例中，掺杂区域311的数量为一个，掺杂区域311的形状为矩形。

图10和图11均为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域的结构示意图。其中，图10为剖面图，图11为俯视图。参见图10和图11所示，在本实施例中，掺杂区域311的数量为一个，掺杂区域311的形状为环形。

图12和图13为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域的结构示意图。其中，图12为剖面图，图13为俯视图。参见图12和图13所示，在本实施例中，掺杂区域311的数量为一个，掺杂区域311的形状为圆形。

图14和图15为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域的结构示意图。图14为剖面图，图15为俯视图。参见图14和图15所示，在本实施例中，掺杂区域311的数量为两个，掺杂区域311的形状分别为矩形和圆形。

图16和图17为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域的结构示意图。图16为剖面图，图17为俯视图。参见图16和图17所示，在本实施例中，掺杂区域311的数量为两个，掺杂区域311的形状分别为环形和圆形。

图18和图19为本申请一实施例提供的增强型氮化镓基晶体管中掺杂区域的结构示意图。图18为剖面图，图19为俯视图。参见图18和图19所示，在本实施例中，掺杂区域311的数量为两个，掺杂区域311的形状分别为环形和矩形。

需要说明的是，掺杂区域311的形状不限于上述实施方式，上述实施方式仅是部分示意。

上述实施例中，对掺杂区域311的形状、数量和位置进行了说明。下面以掺杂帽层31上具有两个掺杂区域311为例，对掺杂区域311的掺杂深度和掺杂宽度进行说明，参见图1所示，图1中，D

其中，掺杂帽层31的厚度大于或等于1nm且小于或等于500nm。也就是说，掺杂区域311的掺杂深度小于或等于500nm。掺杂帽层31的厚度根据增强型氮化镓基晶体管100具体的性能进行选择，本实施例在此不做限定。

在本实施例中，掺杂帽层31与源极33之间的距离小于或等于掺杂帽层31与漏极34之间的距离，图1中L

掺杂帽层31中掺杂有受主杂质。受主杂质使掺杂帽层31容易吸引外界的一个自由电子进入掺杂帽层内，使掺杂帽层形成饱和状态。其中，受主杂质为镁、钙、锌、铍、铁或碳中的一种，且受主杂质的掺杂浓度大于或等于1×10

掺杂区域311中具有施主杂质。施主杂质使掺杂区域311内容易失去一个电子成为自由电子，以使自由电子进入掺杂帽层31内。其中，施主杂质为硅或氧，施主杂质的掺杂浓度大于或等于1×10

其中，掺杂帽层31掺杂受主杂质的浓度越大，以及掺杂区域311中掺杂施主杂质的浓度越大，掺杂帽层31与掺杂区域311形成的PN结的自建电场越强，PN结越薄。

掺杂帽层31与栅极32欧姆接触或肖特基接触。掺杂帽层31与栅极32肖特基接触时，掺杂帽层31与栅极32的接触面形成的电子跃迁势垒高度较高，厚度较厚。

参见图1所示，本实施例中，功能层20包括依次层叠的成核层21、高阻层22、高迁移率层23和势垒层24。其中，成核层21位于衬底10与高阻层22之间，高迁移率层23位于高阻层22和势垒层24之间。即衬底10上依次层叠形成或生长成核层21、高阻层22、高迁移率层23和势垒层24，势垒层24上形成或生长源极33、漏极34和位于源极33和漏极34之间的掺杂帽层31，掺杂帽层31上形成或生长栅极32。

在本申请中，可采用金属有机化合物化学气相沉淀(Metal-organic ChemicalVapor Deposition，MOCVD)或分子束外延(Molecular Beam Epitaxy，MBE)作为生长工具，于衬底10依次生长或依次形成成核层21、高阻层22、高迁移率层23和势垒层24。

其中，衬底10起到了支撑覆盖在衬底10上的功能层20的作用。衬底10的材质可采用硅(Si)、碳化硅(SiC)、蓝宝石(Al2O3)或氮化镓(GaN)。采用SiC为衬底材质，化学稳定性好，导电性能好，导热性能好，且不吸收可见光；采用蓝宝石为衬底材质，化学稳定性好，不吸收可见光，价格适中，且制造技术较为成熟。采用GaN衬底为材质，能提高器件工作寿命，提高器件工作电流密度。

其中，成核层21的材质可采用采用氮化镓(GaN)、氮化铝(AlN)或氮化镓铝(AlGaN)的一种或多种。

高阻层22和高迁移率层23的材质均可采用氮化镓或氮化铝。其中，高阻层22采用掺杂的氮化镓或掺杂的氮化铝。高迁移率层23采用非掺杂氮化镓或非掺杂氮化铝。高阻层22为在高阻层22上生长或形成的高迁移率层23进行缓冲作用。高迁移率层23为二维电子气的运行沟道。

势垒层24的材质可采用氮化铝镓(AlGaN)、铟氮化镓(InGaN)或氮化铟铝(InAlN)的一种或多种，势垒层24用于配合高迁移率层23并在高迁移率层23与势垒层24相接区域通过极化作用产生二维电子气，从而导通电流。铟氮化镓(InGaN)或氮化铟铝(InAlN)可以帮助提升二维电子气浓度。

势垒层24可以为多层结构，势垒层24中相邻的两层之间的材质不同。比如，势垒层24为两层结构，第一层势垒层24的材质为氮化铝镓，第二层势垒层24覆盖在第一层势垒层24上，第二层势垒层24的材质为铟氮化镓。或者，势垒层24为三层结构，第一层势垒层24的材质为氮化铝镓，第二层势垒层24覆盖在第一层势垒层24上，第二层势垒层24的材质为铟氮化镓，第三层势垒层24覆盖在第一层势垒层24上，第三层势垒层24的材质为铟氮化镓。或者势垒层24为三层结构，第一层势垒层24的材质为氮化铝镓，第二层势垒层24覆盖在第一层势垒层24上，第二层势垒层24的材质为铟氮化镓，第三层势垒层24覆盖在第一层势垒层24上，第三层势垒层24的材质为氮化铟铝。通过将势垒层24设置为多层结构，势垒层24中相邻的两层之间的材质不同，以帮助提升二维电子气浓度。

源极33与漏极34用于在电场效应下使二维电子气在高迁移率层23内流动，源极33与漏极34之间的导通发生在高迁移率层23中的二维电子气处。栅极32位于源极33和漏极34之间，栅极32用于允许或阻碍二维电子气通过。其中，P型帽层31中含有大量的空穴，会扩散到高迁移率层23的沟道中中和电子形成耗尽区，此时阻碍了二维电子气的通过。当栅极32加正压时，P型帽层31中的空穴被消耗，形成的耗尽区消失，高迁移率层23的沟道得以导通，允许二维电子气通过。

其中，栅极32、源极33和漏极34可采用任意合适金属或其他材料制成。

参见图1所示，本实施例中，增强型氮化镓基晶体管100的表面还可以设置钝化层。钝化层包括第一钝化层1、第二钝化层2和第三钝化层(图中未示出)，其中，第一钝化层1和第二钝化层2的结构和位置在上述实施例中进行了详细说明，此处不再赘述。第三钝化层覆盖的栅极32远离P型帽层31的表面，第一钝化层1、第二钝化层2和第三钝化层远离功能层20的表面可以位于同一平面内。

钝化层用于对增强型氮化镓基晶体管100进行表面钝化，从而降低增强型氮化镓基晶体管100表面电子陷阱密度，抑制电流崩塌。钝化层采用氮化硅(SiNX)，可以理解的是，钝化层可采用可降低增强型氮化镓基晶体管100表面电子陷阱密度以及抑制高电子迁移率晶体管电流崩塌的适用材料制成。

图20为本申请一实施例提供的电子装置的结构示意图。参见图20所示，本申请实施例提供一种电子装置200，包括上述实施例提供的增强型氮化镓基晶体管100和控制器300，控制器300与增强型氮化镓基晶体管100连接。

其中，增强型氮化镓基晶体管100的结构和工作原理在上述实施例中进行了详细说明，本实施例在此不一一赘述。

其中，电子装置200可以为能源开关，例如BP架构功放基站，高压逆变器，终端设备的适配器等，本实施例在此不做限定。

图21为本申请一实施例提供的电子装置的电路图。参见图21所示，图21为一种终端设备的适配器内部电源模块的电路图，图21中虚线内的部分为控制器300，控制器300可为具有跟踪功能的2.2V-16V、电压模式同步降压控制器。其中，控制器300的高通道驱动器(HG)的电位决定了增强型氮化镓基晶体管100的开关状态，当需要输入电压(Vin)和输出电压(Vo)之间有电流通过时，HG给正电压，使沟道的耗尽区能带改变，载流子注入，实现沟道导通开启。正常状态下，HG为0电位，沟道处于关闭状态。

本实施例提供的电子装置200，通过设置增强型氮化镓基晶体管100，增强型氮化镓基晶体管100中的掺杂帽层31的上表面与栅极32的下表面相接触，掺杂帽层31中具有至少一个掺杂区域311，且掺杂区域311的上表面为掺杂帽层31的上表面的至少一部分，掺杂区域311的上表面与栅极32的下表面相接触。当栅极32施加电压时，由于栅极32的下表面与掺杂区域311的上表面相接触，在电场的作用下，与栅极32接触的掺杂区域311向掺杂帽层31发生载流子扩散，在掺杂帽层31内形成耗尽区，直至掺杂区域311与掺杂帽层31合并，合并后的掺杂帽层31和掺杂区域311将栅极32表面的电流通道夹断，从而降低栅极32漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管100的可靠性。

下述为本申请方法实施例，可以用于执行本申请方法实施例。对于本申请方法实施例中未披露的细节，请参照本申请装置的实施例。

图22为本申请一实施例提供的增强型氮化镓基晶体管的制备方法的流程图。参见图22所示，本申请实施例提供一种增强型氮化镓基晶体管的制备方法，包括：

S101、在衬底10上形成功能层20。

S102、在功能层20背离衬底10的表面上形成源极33、掺杂帽层31和漏极34，其中，掺杂帽层31位于源极33和漏极34之间，源极33、漏极34均和掺杂帽层31之间具有间距。

S103、在掺杂帽层31内形成至少一个形成掺杂区域311。

S104、在掺杂帽层31背离功能层20的表面上形成栅极32，其中，掺杂区域311的上表面为掺杂帽层31朝向栅极32的表面的至少一部分，掺杂区域311的上表面与栅极32的下表面相接触，栅极32的下表面为栅极32朝向掺杂帽层31的表面。

通过上述增强型氮化镓基晶体管的制备方法制备的增强型氮化镓基晶体管100，掺杂帽层31的上表面与栅极32的下表面相接触，掺杂帽层31中具有至少一个掺杂区域311，且掺杂区域311的上表面为掺杂帽层31的上表面的至少一部分，掺杂区域311的上表面与栅极32的下表面相接触。当栅极32施加电压时，由于栅极32的下表面与掺杂区域311的上表面相接触，在电场的作用下，与栅极32接触的掺杂区域311向掺杂帽层31发生载流子扩散，在掺杂帽层31内形成耗尽区，直至掺杂区域311与掺杂帽层31合并，合并后的掺杂帽层31和掺杂区域311将栅极32表面的电流通道夹断，从而降低栅极32漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管100的可靠性。

图23为本申请一实施例提供的增强型氮化镓基晶体管的制备方法的流程图；图24a至图24j为本申请一实施例提供的增强型氮化镓基晶体管的制备方法中在各制备极端的结构示意图。参见图23和图24a至图24j所示，本申请实施例提供一种增强型氮化镓基晶体管的制备方法，包括：

S201、在衬底10上生长形成成核层21。

其中，衬底10的材质可采用硅(Si)、碳化硅(SiC)、蓝宝石(Al2O3)。成核层21的材质可采用氮化镓(GaN)、氮化铝(AlN)或氮化镓铝(AlGaN)的一种或多种。成核层21的形成温度大于或等于1000℃且小于或等于1200℃，成核层21的厚度大于或等于45nm且小于或等于55nm。

S202、在成核层21上生长形成高阻层22。

其中，高阻层22的材质可采用掺杂的氮化镓或掺杂的氮化铝，高阻层22的形成温度大于或等于900℃且小于或等于1100℃，成核层22的厚度大于或等于1nm且小于或等于3nm。

S203、在高阻层22上生长形成高迁移率层23。

其中，高迁移率层23采用的材质可非掺杂氮化镓或非掺杂氮化铝。高迁移率层23的形成温度大于或等于900℃且小于或等于1100℃，高迁移率层23的厚度大于或等于150nm且小于或等于250nm。

S204、在高迁移率层23上生长形成势垒层24。

其中，势垒层24的材质可采用氮化铝镓(AlGaN)、铟氮化镓(InGaN)或氮化铟铝(InAlN)的一种或多种，势垒层24可以为多层结构，势垒层24中相邻的两层之间的材质不同。势垒层14的形成温度大于或等于900℃且小于或等于1100℃，势垒层14的厚度大于或等于20nm且小于或等于30nm。

S205、在势垒层24上生长形成P型帽层。

其中，P型帽层的形成温度大于或等于900℃且小于或等于1100℃，P型帽层的厚度大于或等于60nm且小于或等于80nm。

P型帽层中掺杂受主杂质，其中，受主杂质为镁、钙、锌、铍、铁或碳中的一种，且受主杂质的掺杂浓度大于或等于1×10

S206、在P型帽层内形成至少一个掺杂区域311。

其中，在P型帽层内形成至少一个掺杂区域311包括：在P型帽层背离功能层20的表面上形成至少一个预设区域，在预设区域中露出的P型帽层的表面掺杂施主杂质，形成N型高浓度掺杂区。其中，N型高浓度掺杂区的掺杂深度小于或等于掺杂帽层31的厚度，N型高浓度掺杂区的掺杂宽度小于或等于栅极32的宽度的一半。

预设区域中掺杂施主杂质，施主杂质为硅或氧，施主杂质的掺杂浓度大于或等于1×10

其中，预设区域与上述增强型氮化镓基晶体管100实施例中的掺杂区域311的俯视图的形状相同，掺杂区域311的俯视图的形状和位置在上述实施例中进行了详细说明，本实施例在此不再赘述。

S207、刻蚀P型帽层，在势垒层24上形成具有P型帽层的台阶面。

S208、在势垒层24上制作源极33和漏极34。

具体的，源极33为欧姆接触源电极，漏极34为欧姆接触漏电极。

S209、在P型帽层上制作栅极32。

具体的P型帽层与栅极32欧姆接触或肖特基接触。

下面结合具体的实施例，对本申请实施例提供一种增强型氮化镓基晶体管的制备方法进行说明。

本申请实施例提供一种增强型氮化镓基晶体管的制备方法，包括：

S301、在衬底10上生长形成成核层21。

其中，衬底10为8英寸P型的硅衬底。成核层21的材质采用氮化铝。成核层21的生长温度为1100℃，成核层21的生长厚度为50nm。

S302、在成核层21上生长形成高阻层22。

其中，高阻层22的材质采用掺杂的氮化镓，氮化镓掺杂碳元素，碳元素的掺杂浓度为5×10

S303、在高阻层22上生长形成高迁移率层23。

其中，高迁移率层23的材质采用非掺杂氮化镓。高迁移率层23的生长温度为1000℃，高迁移率层23的生长厚度为200nm。

S304、在高迁移率层23上生长形成势垒层24。

其中，势垒层24的材质采用氮化镓铝，氮化镓铝中铝含量为25％，势垒层14的生长温度为1000℃，势垒层14的生长厚度为25nm。

S305、在势垒层24上生长形成第一状态的P型帽层。

其中，在P型帽层的材质采用掺杂镁元素的氮化镓，镁元素的掺杂浓度为1×10

S306、在第一状态的P型帽层内形成两个掺杂区域311。

其中，在第一状态的P型帽层上形成或生长掩膜312，根据掺杂区域311的位置和数量，在掩膜312上刻蚀出预设区域，在预设区域内注入硅离子，注入硅离子的浓度为1×10

S307、刻蚀第一状态的P型帽层，在势垒层24上形成具有第二状态的P型帽层的台阶面。

其中，刻蚀第一状态的P型帽层第一侧壁和第二侧壁，从而露出势垒层24的表面，为在势垒层24上制作源极33和漏极34留出位置，或者说，刻蚀第一状态的P型帽层，以使势垒层24上形成台阶面，以为后续在台阶面上制作源极33和漏极34做准备。同时确保两个掺杂区域311注入硅离子的宽度D

S308、在势垒层24上制作源极33和漏极34。

其中，在上述台阶面上或者势垒层24露出的表面上溅射钛铝合金(TiAl)金属，形成源极33和漏极34，P型帽层位于源极33和漏极34之间，源极33的第一侧壁与势垒层24的第一侧壁平齐，漏极34的第二侧壁与势垒层24的第二侧壁平齐。

S309、在P型帽层上制作栅极32。

其中，在P型帽层远离势垒层24的表面溅射钛氮合金(TiN)金属，形成栅极32，以形成增强型氮化镓基晶体管100。

S310、对增强型氮化镓基晶体管100进行钝化。

具体的，在增强型氮化镓基晶体管100上形成钝化层。其中，钝化层的结构和位置在上述增强型氮化镓基晶体管100实施例中进行了详细说明，本实施例在此不再赘述。

采用仿真软件对上述S301-S310实施例制备的增强型氮化镓基晶体管100进行测试。其中，仿真软件为Silvaco。

图25为采用本申请制备的增强型氮化镓基晶体管与现有的增强型氮化镓基晶体管栅极特性对比图。参见图25所示，图25中方框的曲线为采用本申请制备的增强型氮化镓基晶体管的栅极特性，图25中圆圈的曲线与常规不掺杂N型高浓度掺杂区的P-GaN帽层高电子迁移率晶体管器件的栅极特性。其中，本申请中栅漏电压为0V。从图25中可以看出，采用本申请制备的增强型氮化镓基晶体管栅极漏电更小。

图26为采用本申请制备的增强型氮化镓基晶体管与现有的增强型氮化镓基晶体管输出特性对比图。参见图26所示，图26中方框的曲线为采用本申请制备的增强型氮化镓基晶体管的输出特性，图26中圆圈的曲线与常规不掺杂N型高浓度掺杂区的p-GaN帽层高电子迁移率晶体管器件的输出特性。其中，本申请中栅压为5V。从图26中可以看出，采用本申请制备的增强型氮化镓基晶体管饱和输出电流密度更大。

图27为采用本申请制备的增强型氮化镓基晶体管与现有的增强型氮化镓基晶体管转移特性对比图。参见图27所示，图27中方框的曲线为采用本申请制备的增强型氮化镓基晶体管的转移特性，图27中圆圈的曲线与常规不掺杂N型高浓度掺杂区的p-GaN帽层高电子迁移率晶体管器件的转移特性。其中，本申请中栅压为15V。从图27中可以看出，采用本申请制备的增强型氮化镓基晶体管的阈值电压变化不大。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。