保护集成电路免受源极和/或漏极触点的钻孔

摘要

公开了保护集成电路免受源极和/或漏极触点的钻孔的技术。一种集成电路，包括位于绝缘体上硅(SOI)衬底的半导体膜中和半导体膜上的MOS晶体管。SOI衬底在掩埋绝缘体层下方具有第一背栅极区和两个第一辅助区，它们分别位于MOS晶体管的源极接触区和漏极接触区下方。两个第一辅助区的导电类型与第一背栅极区的导电类型相反。两个第一辅助区的导电类型与MOS晶体管的源极接触区和漏极接触区的导电类型相同。

说明书

本申请要求于2019年7月15日提交的法国专利申请第1907925号的优先权权益，在法律允许的最大范围内通过引用将其全部内容结合于此。

技术领域

实施例涉及集成电路，尤其涉及在绝缘体上硅衬底上生产的集成电路，例如完全耗尽的绝缘体上硅衬底(FDSOI)。实施例更具体地涉及保护这样的集成电路免受钻孔的源极和/或漏极触点的操作的影响，钻孔的源极和/或漏极触点随后可能与MOS晶体管的背栅极区接触。

背景技术

在图1中，附图标记IC1表示传统结构的集成电路，其包括绝缘体上硅(SOI)衬底，更具体地是完全耗尽的绝缘体上硅(FDSOI)衬底。

这种衬底通常包括位于掩埋绝缘体层BOX上方的半导体膜FLM，掩埋绝缘体层BOX自身位于载体衬底上方，在该示例中，载体衬底包括表现出p型导电性的第一半导体阱1和表现出n型导电性的第二半导体阱2，这两个半导体阱1、2通过沟槽隔离(这里是浅沟槽隔离STI)彼此电绝缘。

在图1中，NMOS晶体管TRN位于半导体膜FLM的左侧部分中并在其上，而PMOS晶体管TRP位于半导体膜FLM的右侧部分中并在其上。

更具体地，晶体管TRN在半导体膜FLM内包括n

晶体管TRP还包括源极区SP、漏极区DP和绝缘前栅极区GP。晶体管TRP的源极和漏极区是p

半导体阱1的位于晶体管TRN下方的部分10在其上部中包括形成该晶体管TRN的背栅极BGN的p

该背栅极BGN可经由与第一半导体阱1的部分11中的p

第二半导体阱2的部分20包括上部n

该背栅极BGP可以通过与第二阱2的部分21中的n

垂直箭头表示用相应的接触区(contact region))形成的各种接触，接触区例如为与晶体管TRN和TRP的源极和漏极区相应的、允许相应的半导体区被偏置的接触区SN、DN、SP、DP，以及晶体管的背栅极的接触区BGN和BGP。

这些触点(contact,接触)是传统的导电焊盘，例如由钨制成，将相应的半导体区连接到集成电路的第一金属化层的金属迹线。

各种触点通常涂覆有介电材料，本领域技术人员通常将其称为PMD(预金属电介质)层(未示出)。

然而，如图2中示意性示出的，在制造集成电路的过程中，特别是当产生这些接触区SN、DN、SP、DP时，这些触点中的至少一个不仅可以刺穿要由该触点偏置的相应半导体区，而且还可以刺穿掩埋绝缘体层BOX的下部，从而与相应晶体管的背栅极接触。

例如，使漏极区DN钻孔的这种钻孔操作在图2中示出。

然后，触点CT已经刺穿该漏极区DN和掩埋绝缘体层BOX的下部，从而与晶体管TRN的背栅极BGN接触。

然后，在晶体管TRN的漏极和它的背栅极之间存在短路，这显然对晶体管TRN的操作产生负面影响。

这种钻孔风险随着半导体膜FLM的厚度的减小而增加，并且在半导体膜的厚度为几纳米量级的FDSOI技术的情况下风险特别高。

因此，需要为该问题提供解决方案。

发明内容

根据一个方面，提出一种集成电路，其包括至少一个MOS晶体管，该MOS晶体管位于绝缘体上硅衬底(例如完全耗尽的绝缘体上硅衬底)的半导体膜中和半导体膜上，该衬底在掩埋绝缘体层下方具有第一背栅极区和两个第一辅助区，该两个第一辅助区分别位于NMOS晶体管的源极接触区和漏极接触区下方，其导电类型与第一背栅极区的导电类型相反，而与NMOS晶体管的源极和漏极接触区的导电类型相同。

这样，例如即使触点刺穿晶体管的漏极区或源极区并到达位于掩埋绝缘层下方的区域，该触点也将接触表现出与源极区或漏极区相同导电类型的相应半导体辅助区，而不是接触表现出相反导电类型的掩埋栅极区。

在这种情况下，偏置该触点的效果将是偏置由辅助区和掩埋栅极(或背栅极)区形成的PN结。由于NMOS(或PMOS)晶体管的源极和漏极相对于其背栅极正(或负)偏置，因此PN结系统地反向偏置。

因此，在源极或漏极与背栅极区之间将不存在短路；只有非常小的漏电流的流动。

根据一个实施例，集成电路包括在半导体膜中和在半导体膜上的至少一个PMOS晶体管，该PMOS晶体管与NMOS晶体管电绝缘，并且在掩埋绝缘体层下方具有与第一背栅极区电绝缘的第二背栅极区和两个第二辅助区，该两个第二辅助区分别位于PMOS晶体管的源极接触区和漏极接触区下方，其导电类型与第二背栅极区的导电类型相反，而与PMOS晶体管的源极接触区和漏极接触区的导电类型相同。

根据一个实施例，位于掩埋绝缘层上方的半导体膜具有：第一部分，NMOS晶体管位于第一部分中和其上；以及第二部分，其与第一部分电绝缘，PMOS晶体管位于第二部分中和其上，绝缘体上硅衬底包括：

-第一半导体阱，包括第一背栅极区，第一背栅极区的导电类型与NMOS晶体管的源极区和漏极区、以及位于第一背栅极区任一侧的两个第一辅助区的导电类型相反；以及

-第二半导体阱，包括与第一背栅极区电绝缘的第二背栅极区，第二背栅极区的导电类型与PMOS晶体管的源极区和漏极区、以及位于第二背栅极区任一侧的两个第二辅助区的导电类型相反。

根据一个实施例：NMOS晶体管的源极接触区和漏极接触区展现出n型导电性；第一阱和第一背栅极区展现出p型导电性；PMOS晶体管的源极接触区和漏极接触区展现出p型导电性；第二阱区和第二背栅极区展现出n型导电性。

附图说明

通过检查完全非限制性实施例的详细描述和附图，本发明的其它优点和特征将变得很明显，其中：

图1示出了包括绝缘体上硅(SOI)衬底的传统结构的集成电路；

图2示出了刺穿SOI衬底的下部掩埋氧化物以到达背栅极区的源极/漏极触点的钻孔；

图3示出了集成电路，该集成电路包括SOI衬底和用于在钻孔源极/漏极触点时防止短路的结构；以及

图4示出了由于用于保护的结构，穿透SOI衬底的下部掩埋氧化物而未到达背栅极区的源极/漏极触点的钻孔。

具体实施方式

图3和图4分别是对应于图1和图2的示图的示图。

所示的是包括NMOS晶体管TRN和PMOS晶体管TRP的集成电路IC，NMOS晶体管TRN和PMOS晶体管TRP位于绝缘体上硅衬底(具体是完全耗尽的绝缘体上硅(FDSOI)衬底)的半导体膜FLM中和上。

该半导体膜FLM位于掩埋绝缘体层BOX的上方。

晶体管TRN的源极SN区和漏极DN区展现出n

此外，为了简单起见，附图标记SN和DN、SP和DP还表示用于这些源极区和漏极区的接触区。

由垂直箭头表示的、旨在偏置这些区的触点将与这些接触区接触。

两个晶体管TRN和TRP通过隔离区STI彼此电绝缘。

晶体管TRN包括p

该背栅极BGN可经由第一半导体阱的部分11和衬底上表面处的p

类似地，晶体管TRP具有n

相反，与现有技术的图1和图2不同，图3和图4的集成电路具有两个第一辅助区RXSN和RXDN，它们位于晶体管TRN的背栅极区BGN的任一侧，其导电类型与接触区SN和DN的导电类型相同，即这里的n型导电性。

这样，这些辅助区RXSN和RXDN的导电类型与背栅极BGN的导电类型相反。

这两个第一辅助区RXSN和RXDN分别位于晶体管TRN的源极接触区SN和漏极接触区DN的下方，使得在触点被钻入区域SN和DN中的一者或两者的情况下，触点将与相应区域RXSN和RXDN中的一者或两者接触。

通过延伸穿过膜FLM、BOX以及部分地延伸到BOX下方的阱1中达辅助区域RXSN底部下方的深度的STI的一部分，辅助区RXSN与第一半导体阱1的部分11绝缘。

类似地，集成电路IC包括两个第二辅助区RXSP和RXDP，第二辅助区RXSP和RXDP分别位于晶体管TRP的背栅极BGP的任一侧，并且位于源极接触区SP和漏极接触区DP的下方。

这些第二辅助区RXSP和RXDP的导电类型与源极接触区SP和漏极接触区DP的导电类型相同，即这里的p型导电性，因此该导电类型与背栅极区BGP的导电类型相反。

通过延伸穿过膜FLM、BOX以及部分地延伸到BOX下方的阱2中达辅助区域RXDP的底部下方的深度的STI的一部分，辅助区RXDP与第二半导体阱2的部分21绝缘。

STI围绕区域10，第一辅助区RXSN和RXDN以及背栅极区BGN位于区域10中。

STI围绕区域20，第二辅助区RXSP和RXDP以及背栅极区BGP位于区域20中。

通过延伸进BOX下方的阱1、2中的STI的一部分，辅助区RXDN与辅助区RXSP绝缘。

因此，如图4中示意性示出的，在接触CT的情况下，诸如例如旨在偏置晶体管TRN的漏极区DN的被钻孔的触点，该触点穿过漏极接触区DN和掩埋绝缘层BOX的下面的相应部分，从而与相应的第一辅助区RXDN接触。

因此，在晶体管TRN的漏极区DN和背栅极BGN之间不存在短路。