用于防止设置时序数据误差的传播的方法和同步数字电路

摘要

公开一种同步数字电路，包括：数据路径；硬宏，其具有宏输入；逻辑电路，其在所述宏输入上游的所述数据路径中且具有第一部分和第二部分，所述第二部分在所述宏输入的紧靠上游处；设置时序误差检测器，其具有输入，其中所述输入在所述第一部分与所述第二部分之间的所述数据路径上；以及时序校正单元，其中跨所述第二部分的数据传输时间等于或小于时钟周期的一半，且其中所述时序校正单元被配置成响应于所述设置时序误差检测器检测到设置时序误差而在所述数据到达所述宏输入之前校正所述检测到的设置时序误差。