一种吉比特连续可变速率的中频差分解调器

摘要

本发明公开了一种吉比特连续可变速率的中频差分解调器，包括中频信号输入端，中频信号输入端分别连接至第一放大器和第二放大器的输入端，第一放大器的输出端连接至混频器输入端，第二放大器的输出端通过可变时延传输线单元连接至混频器输入端，可变时延传输线单元通过伸长或缩短自身的长度，以改变信号的延迟；混频器的输出端依次通过滤波器、第三放大器连接至FPGA芯片，FPGA芯片用于对信号进行解调处理并输出至用户端；通过采用连续可变长度的同轴线使一路信号延时可连续调节，另外一路信号延时不变，从而使延时差的连续变化，大大拓宽了基于高速差分解调器的微波链路的应用范围。

说明书

【技术领域】

本发明属于无线通信技术领域，特别涉及一种吉比特连续可变速率的中频差分解调器。

【背景技术】

微波链路是现代移动通信必备的通信手段之一，经常用于地理条件复杂的环境。这些地方通常无法通过光纤等手段构建有线连接。第五代移动通信技术标准制定已经接近尾声，其大规模商用将会在最近几年陆续展开。第五代移动通信其通信频段逐渐向毫米波频段发展，已经与微波链路采用的频段想接近，如71-76GHz及81-86GHz频段。从而，小区数据与骨干网的链路连接可以由单一复合基站完成，微波链路与小区基站可以合二为一共享整个频段。

微波链路由于其数据速率非常高，在设计此类系统时候往往采用高端的FPGA芯片，这类芯片内部具有高速差分数据接口，可以将基带信号数据直接连接到这些接口上面，如赛灵思公司的Virtex-5系列产品其内部的高速差分接口RocketIO GTP速率为100Mb/s-3.75Gb/s，Virtex-7系列产品速率最高可达28Gbps。由于其速率等级比普通的移动终端高10倍以上，其采用的调制解调技术与普通移动终端差别较大。随着处理数据速率的提高，其电路系统的成本、复杂度、功耗等都急剧增加。为了降低电路复杂度及成本，很多情况下需要采用中频差分解调的方式。对于E频段微波链路通信系统，其中频在10GHz左右，这里要兼顾基带速率及占用的带宽。如在4G-LTE系统中微波链路常用的速率等级有1.25Gbps及2.5Gbps，其基带数据速率为1.25G波特，如采用差分BPSK调制解调其比特速率为1.25Gbps，如采用差分QPSK调制其比特速率即为2.5Gbps。一般都是直接利用FPGA的高速差分接口进行数据处理，这样即可进一步取消高速高功耗的模数转换芯片，进一步降低成本。

在实际系统构建的时候，往往需要不同的速率的系统。如对于覆盖范围较大的小区其速率等级较高，这时候需要采用2.5Gbps速率的微波链路进行连接。而对于覆盖范围较小的小区，其速率等级需要100Mbps即可满足要求。因此，需要不同等级的速率范围。而采用差分解调需要有一路信号相对于另外一路信号有个时延，同时，这个时延与基带速率是直接相关的。现有的产品及系统都不能做到基带速率的连续可调，大大限制了产品的适用度，需要改进。

【发明内容】

本发明的目的是提供一种吉比特连续可变速率的中频差分解调器，以解决现有技术中的基带速率不能实现连续可调的问题。

本发明采用以下技术方案：一种吉比特连续可变速率的中频差分解调器，包括中频信号输入端，中频信号输入端分别连接至第一放大器和第二放大器的输入端，第一放大器的输出端连接至混频器输入端，第二放大器的输出端通过可变时延传输线单元连接至混频器输入端，可变时延传输线单元通过伸长或缩短自身的长度，以改变信号的延迟；混频器的输出端依次通过滤波器、第三放大器连接至FPGA芯片，FPGA芯片用于对信号进行解调处理并输出至用户端。

进一步地，可变时延传输线单元包括外套管导体，外套管导体内设置有内套管导体，外套管导体可相对于内套管导体滑动，以调节可变时延传输线单元的长度；

内套管导体内同轴设置有内针导体，外套管导体内同轴设置有内针套管导体，内针套管导体套设在内针导体的外部；

外套管导体与内套管导体之间、内针导体和内针套管导体之间均为间隙配合。

进一步地，外套管导体与内针套管导体之间、内套管导体与内针导体之间均设置有支撑体；

外套管导体、内套管导体、内针导体、内针套管导体的材质均为铜，支撑体的材质为聚四氟乙烯。

本发明还公开了一种吉比特连续可变速率的中频差分解调方法，包括以下步骤：

步骤1、将输入信号S_IF(t)分两路分别输入至第一放大器和第二放大器，其中，S_IF(t)＝Asin[ωt+θ(t)]，A为信号幅度，ω为中频角频率，θ(t)为初始相位，t为时间单位；

步骤2、将第二放大器的输出信号经过可变时延传输线单元并输送至混频器，第一放大器的输出信号直接输送至混频器，两路输入混频器的信号分别为S_IF2(t-τ₂)＝Asin[ω(t-τ₂)+θ(t-τ₂)]和S_IF1(t-τ₁)＝Asin[ω(t-τ₁)+θ(t-τ₁)]，其中，τ₁是由于PCB布线及经过第一放大器造成的信号延迟，τ₂是PCB布线、第二放大器及可变时延传输线单元引入的信号延迟；

步骤3、两路信号依次经过混频器混频、滤波器滤波得到基带信号Y(t)＝A²/2·sin(ω·Δτ+Δθ)，其中，Δτ＝|τ₂-τ₁|，为两路信号的时延差，Δθ＝θ(t)-θ(t-Δτ)，为差分编码的相位差；

步骤4、将步骤3中的基带信号Y(t)通过第三放大器进行限幅放大，并输出两路高速差分信号；

步骤5、将步骤4中的两路差分信号输送至FPGA芯片进行解调处理并输出至用户。

进一步地，Δτ＝f_b，f_b为基带符号速率。

本发明的有益效果是：本发明通过采用连续可变长度的同轴线使一路信号延时可连续调节，另外一路信号延时不变，从而使延时差的连续变化，进一步，两路延时信号进入到混频器完成混频并经过低通后，得到基带信号；通过调整同轴线长度，相应的，基带速率可以连续可变，使微波链路设备在不同速率场景下调整为不同的基带速率且连续可调，大大拓宽了基于高速差分解调器的微波链路的应用范围。

【附图说明】

图1为本发明的中频差分解调器的功能框图；

图2为本发明实施例的电路图；

图3为本发明中可变延时传输线的结构示意图。

其中：1.外套筒导体；2.内套筒导体；3.内针导体；4.内针套筒导体；5.支撑体。

【具体实施方式】

下面结合附图和具体实施方式对本发明进行详细说明。

本发明公开了一种吉比特(G-bit)连续可变速率的中频差分解调器，如图1所示，包括中频信号输入端，中频信号进入到本发明的解调器后，分成两路，分别连接至第一放大器AMP1和第二放大器AMP2的输入端，第一放大器AMP1的输出端连接至混频器输入端，第二放大器AMP2的输出端通过可变时延传输线单元track1连接至混频器输入端，可变时延传输线单元track1通过伸长或缩短自身的长度，以改变信号的延迟。

如图3所示，可变时延传输线单元track1包括外套管导体1，外套管导体1内设置有内套管导体2，外套管导体1可相对于内套管导体2滑动，以调节可变时延传输线单元track1的长度。内套管导体2内同轴设置有内针导体3，外套管导体1内同轴设置有内针套管导体4，内针套管导体4套设在内针导体3的外部。

外套管导体1与内套管导体2之间、内针导体3和内针套管导体4之间均为间隙配合。外套管导体1与内针套管导体4之间、内套管导体2与内针导体3之间均设置有支撑体5。外套管导体1、内套管导体2、内针导体3、内针套管导体4的材质均为铜，支撑体5的材质为聚四氟乙烯。

混频器的输出端依次通过滤波器Filter1、第三放大器AMP3连接至FPGA芯片，FPGA芯片用于对信号进行解调处理并输出至用户端。

本发明还公开了一种吉比特连续可变速率的中频差分解调方法，使用上述的吉比特连续可变速率的中频差分解调器，包括以下步骤：

步骤1、将输入信号S_IF(t)分两路分别输入至第一放大器AMP1和第二放大器AMP2，其中，S_IF(t)＝Asin[ωt+θ(t)]，A为信号幅度，ω为中频角频率，θ(t)为初始相位，t为时间单位。

步骤2、将第二放大器AMP2的输出信号经过可变时延传输线单元track1并输送至混频器，第一放大器AMP1的输出信号直接输送至混频器。

两路输入混频器的信号分别为S_IF2(t-τ₂)＝Asin[ω(t-τ₂)+θ(t-τ₂)]和S_IF1(t-τ₁)＝Asin[ω(t-τ₁)+θ(t-τ₁)]，其中，τ₁是由于PCB布线及经过第一放大器AMP1造成的信号延迟，τ₂是PCB布线、第二放大器AMP2及可变时延传输线单元track1引入的信号延迟。

步骤3、两路信号依次经过混频器混频、滤波器滤波得到基带信号Y(t)＝A²/2·sin(ω·Δτ+Δθ)，其中，Δτ＝|τ₂-τ₁|，为两路信号的时延差，Δθ＝θ(t)-θ(t-Δτ)，为差分编码的相位差。

当需要不同的速率时候，如100Mbps-1.25Gbps之间的任意传输速率时候,通过调整传输线的长度即可调整Δτ的值，Δτ为两路信号的时延差，包含了传输线的时延，电路板布线的时延，且时延差可调。使Δτ满足，Δτ＝f_b，f_b为基带符号速率，即正好为相邻基带符号的间隔，此时输出信噪比最大，检测效率最高。

步骤4、将步骤3中的基带信号Y(t)通过第三放大器进行限幅放大，并输出两路高速差分信号。

步骤5、将步骤4中的两路差分信号输送至FPGA芯片进行解调处理并输出至用户。

如图2所示，为本实施例的具体电路图，中频的频率范围取为3-6GHz，其中，IN为中频信号输入端口，OUT+、OUT-分别为差分信号输出接口。输入信号电平大于-35dBm；AMP1、AMP2型号为HMC7891，该模块提供43dB的增益，最大输出电平P1dB为10dBm，满足混频器驱动要求，其供电电压为+8V，AMP3型号为MAX3272A，单端供电+3.3V，L1,L2,C1,C2,C3构成了低通滤波器。

该器件把单端信号变换为差分信号，差分信号可以直接进入到FPGA处理；FPGA采用Virtex5芯片XC5VLX30T，其高速差分接口速率可配置调整。