一种5并行快速有限冲击响应滤波器的实现

摘要

本发明公开了一种5并行快速有限冲击响应(FIR)滤波器及其相应的硬件架构。5并行快速FIR滤波器是用来实现抽头系数为5的FIR滤波器的并行化，同时降低计算复杂度。本发明先从理论上推导了5并行快速FIR滤波器算法(FFA)，然后根据5并行FFA，设计出相应的5并行快速卷积硬件架构。由于重复使用了原始滤波器中的硬件单元，相比于传统的5抽头FIR滤波器算法，在相同的吞吐率条件下，本算法可以在增加一些加法操作基础上同时节省40％的乘法操作。而由于在硬件实现上，乘法器的面积和功耗远大于加法器，因此本架构可以节省40％的面积和功耗。将本发明运用在需要5并行FIR滤波器的场合，例如卷积神经网络、视频图像处理、无线通信等，可以提高原始滤波器的有效吞吐量，或者降低原始滤波器的功耗。