通过去除非晶化的部分来制造碳化硅半导体器件的方法

摘要

本发明涉及通过去除非晶化的部分来制造碳化硅半导体器件的方法。形成从主表面（101a）延伸到晶体碳化硅半导体层（100a）中的沟槽（190）。形成包括掩模开口（401）的掩模（400），所述掩模开口（401）暴露出沟槽（190）以及围绕沟槽（190）的主表面（101a）的缘边段（105）。通过用粒子束（990）照射，非晶化由掩模开口（401）暴露出的半导体层（100a）的第一部分（181）以及在掩模开口（401）的垂直投影以外的且直接邻接于第一部分（181）的第二部分（182）。非晶化的第二部分（182）的垂直延伸随着与第一部分（181）的距离增大而逐渐减小。去除非晶化的第一和第二部分（181、182）。

说明书

背景技术

由于碳化硅（SiC）的高击穿电场强度以及高电子饱和速度，基于SiC的半导体器件被提供用于高温、高功率和高频率电子半导体器件。单晶SiC的高化学稳定性导致在液体蚀刻剂中的纯可溶性，使得用于形成台阶和沟槽的SiC表面的图案化通常无法依赖于湿法蚀刻工艺。另一方面，反应离子蚀刻是高度各向异性的并且典型地导致相当粗糙的表面和边缘锋利的拐角和台阶。1500℃以上的温度下的加热处理可以平滑表面粗糙度并且可以在一定程度上使边缘锋利的拐角成圆角。

所期望的是以较少努力使基于碳化硅的半导体器件中的台阶以及沟槽的缘边成圆角或成切角。

发明内容

独立权利要求的主题实现该目标。从属权利要求涉及另外的实施例。

根据实施例，一种制造半导体器件的方法包括：形成从主表面延伸到晶体碳化硅半导体层中的沟槽。形成掩模，所述掩模包括掩模开口，所述掩模开口暴露出沟槽以及围绕沟槽的主表面的缘边段。通过用粒子束照射，由掩模开口暴露出的半导体层的第一部分以及在掩模开口的垂直投影以外并且直接邻接于第一部分的第二部分被非晶化，其中非晶化的第二部分的垂直延伸随着与第一部分的距离增大而逐渐减小。非晶化的第一和第二部分被去除。

根据另一实施例，一种制造半导体器件的方法包括：在晶体碳化硅半导体层上形成掩模。掩模包括掩模开口以及随着与掩模开口的距离减小而逐渐变窄的第一掩模段。通过用粒子束照射，由掩模开口暴露出的半导体层的第一部分以及在第一掩模段的垂直投影中并且直接邻接于第一部分的第二部分被非晶化，其中第二部分的垂直延伸随着与第一部分的距离增大而逐渐减小。非晶化的第一和第二部分被去除。

根据另一实施例，一种制造半导体器件的方法包括：在晶体碳化硅半导体层上形成包括掩模开口的掩模。通过用粒子束照射，由掩模开口暴露出的半导体层的第一部分以及在掩模的垂直投影中并且直接邻接于第一部分的第二部分被非晶化。非晶化的第一和第二部分被去除。重复至少一次第一和第二部分的非晶化以及去除，以形成台阶状凹陷，其中掩模开口在每次非晶化之前被扩大。

根据另一实施例，一种半导体器件包括：从第一表面延伸到晶体碳化硅的半导体本体中的沟槽栅极结构。沟槽栅极结构填充沿着第一表面的缘边段成圆角和/或成切角的沟槽。在平行于第一表面的水平截面中，沟槽栅极结构包括直长边、直短边以及在短边和长边之间的成圆角的过渡。

在阅读以下详细说明时且在查看附图时，本领域的技术人员将认识到附加的特征和优点。

附图说明

附图被包括以提供对本发明的进一步理解并且被结合在本说明书内且构成本说明书的一部分。附图图示了本发明的实施例并且与说明书一起用于解释本发明的原理。本发明的其他实施例以及意图的优点将容易理解，因为它们通过参照以下详细说明而变得更好理解。

图1A为在形成逐渐变窄的掩模段之后半导体衬底的一部分的示意垂直截面图，用于图示通过借助于具有逐渐变窄的掩模段的掩模对衬底的部分进行非晶化来制造包括具有成切角和/或成圆角的边缘的掩埋结构的半导体器件的方法。

图1B示出在非晶化衬底的部分之后图1A的半导体衬底部分。

图1C示出在去除非晶化的部分之后图1B的半导体衬底部分。

图2A为在非晶化衬底的部分之后半导体衬底的一部分的示意垂直截面图，用于图示使用没有逐渐变窄的掩模段的掩模的比较方法，以讨论在通过使用没有逐渐变窄的掩模段来非晶化衬底的部分之后的实施例的效果。

图2B示出在去除非晶化的部分之后图2A的半导体衬底部分。

图3A为在通过使用具有逐渐变窄的掩模段的掩模来形成衬底中的非晶化部分之后半导体衬底的一部分的示意垂直截面图，用于图示制造包括表面台阶的半导体器件的方法。

图3B为在去除非晶化的衬底部分之后图3A的半导体衬底部分的示意截面图。

图3C示出在形成另外的非晶化部分之后图3B的半导体衬底部分。

图3D示出在去除另外的非晶化部分之后图3C的半导体衬底部分。

图4A为在形成沟槽之后半导体衬底的一部分的示意垂直截面图，用于图示根据实施例的制造半导体器件的方法，该实施例包括通过使用具有逐渐变窄的掩模段的掩模来使沟槽的缘边成切角。

图4B示出在非晶化衬底的部分之后图4A的半导体衬底部分。

图4C示出在去除非晶化的部分之后图4B的半导体衬底部分。

图5A为在形成沟槽之后半导体衬底的一部分的示意垂直截面图，用于图示根据实施例的制造半导体器件的方法，该实施例包括通过使用倾斜注入使沟槽的缘边成切角。

图5B示出在通过倾斜注入来非晶化衬底的部分期间图4A的半导体衬底部分。

图5C示出在去除非晶化的部分之后图5B的半导体衬底部分。

图6A为在对多层掩模上的光刻胶层图案化之后半导体衬底的一部分的示意垂直截面图，用于图示制造具有沟槽栅极结构的半导体器件的方法。

图6B示出在通过使用多层掩模形成衬底中的沟槽之后图6A的半导体衬底部分。

图6C示出在修改多层掩模之后图6B的半导体衬底部分。

图6D示出在通过使用修改的多层掩模来非晶化衬底部分之后图6C的半导体衬底部分。

图6E示出在沟槽中形成沟槽栅极结构之后图6D的半导体衬底部分。

图7A为根据与具有平面源极和本体接触的对称晶体管单元布局有关的实施例的UMOSFET的示意垂直截面图。

图7B为图7A的半导体器件部分沿着线B-B的示意水平截面图。

图8为在1500℃以上的温度下进行加热处理以使沟槽拐角成圆角之后UMOSFET（垂直沟槽U形金属氧化物半导体场效应晶体管）的参考示例的一部分的示意水平截面图，该UMOSFET包括条形沟槽栅极结构用于讨论实施例的效果。

图9A为在用粒子束进行第一照射期间半导体衬底的一部分的示意垂直截面图，用于图示通过非晶化来形成JTE（结终止延伸）的方法。

图9B示出在去除由第一照射非晶化的部分之后图9A的半导体衬底部分。

图9C示出在修改掩模之后图9B的半导体衬底部分。

图9D示出在用粒子束进行第二照射期间图9C的半导体衬底部分。

图9E示出在去除由第二照射非晶化的部分之后图9D的半导体衬底部分。

图9F示出在去除在用粒子束进行第三照射期间非晶化的部分之后图9E的半导体衬底部分。

图10为根据另一实施例的包括经蚀刻的JTE的半导体二极管的示意垂直截面图。

具体实施方式

在以下详细说明中，参照附图，所述附图形成本文的一部分并且以图示方式示出本发明可以实施的具体实施例。应理解，在不偏离本发明的范围的情况下可以利用其它实施例并且可以做出结构或逻辑的改变。例如，对于一个实施例图示或描述的特征可以用于其他实施例或者与其他实施例结合用于产生又一实施例。本发明旨在包括这样的修改和变形。示例使用特定语言来描述，这不应该解释为限制所附权利要求的范围。附图并未按比例绘制并且仅用于说明目的。如果未另外声明，则在不同附图中由相同附图标记表示相应元件。

术语“具有”、“含有”、“包含”、“包括”等是开放式的，并且术语指示所声明的结构、元件或特征的存在，但并不排除附加的元件或特征。冠词“一”、“一个”和“所述”旨在包括复数以及单数，除非上下文明确另外指示。

术语“电连接”描述电连接的元件之间持久的低欧姆连接，例如所涉及的元件之间的直接接触，或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦接”包括：可以在电耦接的元件之间提供适于信号传输的一个或多个介入元件，例如可控以暂时提供第一状态下的低欧姆连接和第二状态下的高欧姆电解耦的元件。

附图通过紧接着掺杂类型“n”或“p”之后指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意味着掺杂浓度低于“n”掺杂区域的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更高的掺杂浓度。具有相同相对掺杂浓度的掺杂区域并不必然具有相同的绝对掺杂浓度。例如，两个不同“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。

图1A至1C涉及使用具有逐渐变窄的第一掩模段411的掩模400以使基于单晶碳化硅的半导体层100a的主表面101a局部地凹陷。

图1A示出包括半导体层100a的半导体衬底500a，半导体层100a可以包括例如2H-SiC（2H多型SiC）、6H-SiC或15R-SiC的单晶碳化硅（SiC）或由其组成。根据实施例，半导体层100a具有4H多型的碳化硅（4H-SiC）。半导体层100a可以包括通过从碳化硅结晶块切割薄片而获得的基底衬底以及通过在基底衬底的工艺表面上外延而生长的外延层，其中基底衬底可以重掺杂而外延层可以轻掺杂。在所图示的部分之外，半导体衬底500a可以包括另外的导电、绝缘和/或半导体的部分。

对于正面的主表面101a以及与主表面101a相对的背面的支撑表面，半导体层100a可以大致是圆柱形的。主表面101a可以为平面表面或者与平行于主晶体方向且与主表面101a倾斜例如大约4度的交错表面段相交的平均表面。

主表面101a的法线定义垂直方向。平行于主表面101a的方向为水平方向。

具有掩模开口401的掩模400形成在主表面101a上。掩模400可以包括单个掩模层或者可以为包括两个或多个顺序地沉积于彼此之上的子层的多层掩模。

图1A示出围绕掩模开口401的逐渐变窄的第一掩模段411，其中在第一掩模段411中，掩模400随着与掩模开口401的距离减小而逐渐变窄。如图所示，逐渐变窄可以是大致线性的，其中第一掩模段411逐渐变窄的速率是大致均匀的。根据其他实施例，第一掩模段411逐渐变窄的速率可以随着与掩模开口401的距离减小而增大。在第二掩模段412中，掩模400的厚度可以是至少大致均匀的并且至少等于逐渐变窄的第一掩模段411中的最大厚度。

掩模400可以为或者可以包括能够高度各向同性地蚀刻的材料。根据实施例，掩模材料为或者包含氧化硅（SiO₂）、硅（Si）或铂（Pt）。

在掩模开口401的垂直投影中的半导体层100a的第一部分181中以及在第一掩模段411的垂直投影内的第二部分182中，半导体层100a的晶格被损坏。例如，粒子束被垂直地照射到主表面101a上，其中第二掩模段412基本上完全遮护半导体层100a的第三部分183以避免粒子束，第一掩模段411仅部分地遮护半导体层100a的下面部分以避免粒子束，并且粒子束通过掩模开口401而不会衰减。

粒子束可以为电子束、中子束或离子束。例如，粒子束包含诸如锗（Ge）、锡（Sn）以及铅（Pb）的14族元素的离子，或者诸如氖（Ne）、氩（Ar）、氪（Kr）或氙（Xe）的18族元素的离子。根据另外的实施例，粒子束包括以大致1：1比率的硅离子/原子和碳离子/原子。粒子束990以一注入剂量提供粒子，该注入剂量高到足以显著地损坏晶格，以使得在从完美晶体到完全非晶体的尺度上，粒子束990使半导体层100a更接近于非晶体端。

临界剂量取决于硅碳键的结合能、SiC晶体的晶格密度以及SiC晶体对于给定粒子种类的核阻止能力。对于铝离子而言，临界剂量为大约1E15>-2，对于氢离子而言为大约2E18>-2以及对于氩离子而言为大约4.8E14cm^-2。

粒子束990损坏在第一和第二部分181、182中的半导体层100a的晶格，从而将半导体层100a非晶化，意思是说，在用粒子束990照射之后，半导体层100a的晶格不如之前完美并且包括大量的诸如晶格空位的晶体缺陷。损坏的程度可以高到足以认为第一和第二部分181、182是非晶体的。根据实施例，第一和第二部分181、182的晶格中的总体缺陷密度为至少1E21cm^-3。根据另一实施例，第一和第二部分181、182为完全非晶体的。

图1B示出在掩模开口401的垂直投影中的半导体层100a的非晶化的第一部分181以及在逐渐变窄的第一掩模段411的垂直投影中的非晶化的第二部分182。在由第二掩模段分412遮护的第三部分183中未发生非晶化。非晶化的第一和第二部分181、182的垂直延伸取决于粒子的种类，可以取决于粒子束中的粒子的加速能量，并且对于以200keV的加速能量注入的铝离子而言，可以为大约300nm。

从垂直方向散射的粒子可以非晶化半导体层100a的在粒子束的垂直投影以外的部分。另外，逐渐变窄的第一掩模段411的变化厚度随着与掩模开口401的距离增大而逐渐减小粒子的范围，使得逐渐变窄的第一掩模段411导致第二部分182也沿着逐渐变窄的第一掩模段411的水平延伸的至少一部分，随着与第一部分181的距离增大而逐渐变窄。第二部分182的垂直延伸减小的速率可以对应于第一掩模段411逐渐变窄的速率并且可以为大致线性的或者可以随着与第一部分181的距离增大而减小。

在第一和第二部分181、182的非晶化之后，去除掩模400。在相同工艺中或随后，例如通过使用包含氟（F）以及氧化化学物质的蚀刻剂，诸如缓冲HF，例如氢氟酸（HF）和硝酸（HNO₃）的1：1混合物（例如用以按照体积大致1：1的HF：HNO₃的混合物），可以去除非晶化的第一和第二部分181、182。湿法蚀刻以相对于未经非晶化的第三部分183的高选择性去除非晶化的第一和第二部分181、182。

图1C示出通过去除非晶化的第一和第二部分181、182而形成在主表面101a中的凹陷191。凹陷191的底部表面141与主表面101a的未凹陷部分平行。通过去除逐渐变窄的非晶化的第二部分182而得到平滑地成切角的过渡表面142。凹陷191未示出任何锋利边缘的特征，即第三部分183中的最大特征角大于120度。

不同于使SiC衬底中的锋利边缘特征成圆角的传统方法，本方法在不用任何在1500℃以上的温度下的耗时加热处理的情况下进行，所述耗时加热处理也可能导致不期望的SiC材料的再沉积工艺以及掺杂剂的偏析。

图2A至2B涉及使用包括具有垂直侧壁的掩模开口401的参考掩模490的比较方法。从正面照射包括SiC半导体层100a的比较衬底501a的粒子束直接地非晶化在掩模开口401的垂直投影中的半导体层100a的第一部分181。

如图2A中所图示，与垂直方向偏离的散射粒子可以非晶化参考掩模490中的一部分的垂直投影中的过渡部分189，所述一部分直接邻接掩模开口401并且在掩模开口401的垂直投影以外。相比于第一部分181的垂直延伸，散射粒子的水平范围微小，使得过渡部分189与半导体层100a的未经非晶化的第三部分183之间的界面平面主要是垂直的并且过渡部分189的垂直延伸急剧地改变。

图2B示出在去除图2A的参考掩模490、非晶化的第一部分181以及非晶化的过渡部分189之后由所述比较方法获得的比较凹陷199。图2A的非晶化的过渡部分189的陡峭侧壁导致沿着比较衬底501a中的比较凹陷199的缘边具有大约90度的特征角的锋利边缘149。

图3A至3D涉及在包括基于单晶碳化硅的半导体层100a的SiC半导体衬底500a的主表面101a中形成具有平滑过渡的台阶状凹陷的方法。第一掩模400a包括第一掩模开口401a，该第一掩模开口401a具有逐渐变窄的第一掩模段411以及垂直延伸可以为均匀的第二掩模段412。如上所述，非晶化在第一掩模开口401a的垂直投影中的半导体层100a的第一部分181以及在逐渐变窄的第一掩模段411的垂直投影内的第二部分182。

图3A示出非晶化的第二部分182，所述非晶化的第二部分182的垂直延伸随着与第一部分181的距离增大而逐渐减小。

非晶化的第一和第二部分181、182由例如通过使用HF：HNO₃的1：1混合物的湿法蚀刻工艺去除，以形成第一凹陷191a。

如图3B所示，第一凹陷191a的轮廓遵循在一侧的非晶化的第一和第二部分181、182与在另一侧的图3A的半导体层100a的未经非晶化的第三部分183之间的界面的轮廓。

第一掩模400a可以用具有第二掩模开口401b的第二掩模400b进行修改或替代，第二掩模开口401b包括由图3A的第一掩模开口401a暴露出的区域以及半导体层100a的直接邻接第一凹陷191a的另外部分。例如，第二掩模400b可以由图3A和3B的第一掩模400a的各向同性凹陷或者通过另外的光刻工艺来得到。半导体层100a的由第二掩模开口401b暴露出的另外第一部分181以及在第二掩模400b的逐渐变窄的第一掩模段411的垂直投影中的另外第二部分182例如通过用粒子束照射而非晶化，意思是说，在用粒子束990照射之后，另外的第一和第二部分181、182中的晶格不如之前完美并且在从完美晶体到完全非晶体的尺度上，第一和第二部分181、182更接近于非晶体端。非晶化的另外的第一和第二部分181、182以及第二掩模400b被去除。

图3D示出所得到的具有导致平滑场梯度的平滑过渡的台阶状凹陷191b。

图4A至4C涉及逐渐变窄的掩模段与横向凹陷掩模结合使用以使沿着沟槽的缘边的边缘成圆角和/或成切角的实施例。

作为单层掩模或多层掩模的前驱掩模430形成在如参照图1A所描述的半导体衬底500a的半导体层100a的正面的主表面101a上。前驱掩模430通过光刻来图案化并且包括前驱掩模开口439。反应离子束蚀刻在前驱掩模开口439的垂直投影中的半导体层100a中蚀刻出沟槽190。反应离子束蚀刻是高度各向异性的并且沟槽侧壁可以是大致垂直的。

图4A示出形成在半导体层100a中的沟槽190。由于蚀刻的高度各向异性，围绕沟槽190的缘边的边缘以及沿着沟槽190的底部的边缘形成锋利边缘并且示出大约90度的特征角。

前驱掩模430随后被修改为或者替代为具有大于图4A的前驱掩模开口439的掩模开口401的掩模400。另外，掩模400可以包括逐渐变窄的第一掩模段411，其中逐渐变窄的第一掩模段411的垂直延伸随着与掩模开口401的距离增大而增大。较大的掩模开口401导致围绕沟槽190的缘边的主表面101a的缘边段105被暴露。例如，缘边段105的宽度Δs可以处于从5nm至100nm的范围中。在掩模开口401的垂直投影中的半导体层100a的第一部分181以及在逐渐变窄的第一掩模段411的垂直投影中的第二部分182例如通过用粒子束从正面照射半导体衬底500a而非晶化，其中粒子束的剂量超过特定粒子临界剂量，超出该特定粒子临界剂量，晶体SiC会非晶化；意思是说，在用粒子束990照射之后，另外的第一和第二部分181、182中的晶格不如之前完美并且在从完美晶体到完全非晶体的尺度上，第一和第二部分181、182更接近于非晶体端。

图4B示出非晶化的第一和第二部分181、182，其中第一部分181包括沿着沟槽190的底部的第一段181a、在所暴露的缘边段105的垂直投影中的第二段181b以及沿着沟槽190的垂直侧壁的第三段181c。非晶化的第二部分182随着与沟槽190的距离增大而逐渐变窄，并且第一部分181的第二段181b进一步平滑非晶化的第一和第二部分181、182之间的过渡。在第二段181b的区域中，通过垂直侧壁的非晶化粒子以及通过所暴露的缘边段105的粒子的效果叠加，使得第二段181b的水平延伸随着与主表面101a的距离减小而略微增大。

掩模400以及非晶化的第一和第二部分181、182被去除。

如图4C中所图示，所得到的沟槽190包括成切角且成圆角的缘边，所述缘边包括主要由非晶化的第一部分181的第二段181b的横向延伸限定的倾斜表面段142b以及主要由非晶化的第二部分182限定的逐渐变窄的表面段142a。在沟槽190的底部的散射效果可以进一步沿着沟槽底部190处的拐角产生成圆角的表面段142c。

图5A至5C涉及使从主表面101a延伸到晶体碳化硅半导体层100a中的沟槽190的缘边成切角和/或成圆角的另一方法。

前驱掩模430被沉积并且通过光刻来图案化，使得前驱掩模430中的前驱掩模开口439形成有垂直侧壁并且暴露出半导体层100a的主表面101a的一部分。

图5A示出如参照图4A描述的形成在半导体层100a中的沟槽190。

前驱掩模430被修改为或者替代为包括掩模开口401的掩模400，掩模开口401暴露出沟槽190以及围绕沟槽190的主表面101a的缘边段105。缘边段105的宽度Δs围绕沟槽190的周边可以是均匀的。掩模开口401的侧壁可以是垂直的或大致垂直的。

半导体衬底500a从正面进行照射。照射可以包括用倾斜与垂直方向倾斜的粒子束进行照射，其中与垂直方向的倾斜角α被选择为使得掩模400遮护沟槽190的侧壁的下部分以避免倾斜的粒子束。照射可以至少包括用两个相对倾斜的粒子束进行照射，所述两个相对倾斜的粒子束具有相对于沿着沟槽190的水平纵轴延伸的垂直中心平面的对称倾斜角α。根据涉及水平纵向延伸等于或不超过水平横向延伸的多于十倍的沟槽190的实施例，照射可以包括沿着四个正交方向相对于垂直中心轴倾斜了倾斜角α的四个注入。照射还可以包括用垂直粒子束进行照射。

倾斜粒子束仅仅照射沟槽侧壁的上部分以及所暴露的缘边段105，从而还将半导体层100a的在掩模400的垂直投影中的部分非晶化，意思是说，在以倾斜粒子束照射之后，沟槽侧壁的上部分以及所暴露的缘边段105中的晶格不如之前完美并且在从完美晶体到完全非晶体的尺度上，沟槽侧壁的上部分以及所暴露的缘边段105更接近于非晶体端。

图5B示出包括第一、第二和第三段181a、181b、181c的非晶化的第一部分181，所述第一、第二和第三段181a、181b、181c由垂直照射的粒子束产生并且大致与图4B的非晶化的第一部分181的第一、第二和第三段对应。另外，倾斜的粒子束非晶化掩模400的各段的垂直投影中的第二部分182。由于沿着主表面101a的横向方向上的粒子束的范围由碳化硅晶体中的粒子的范围支配而不太由散射支配，非晶化的第二部分182的轮廓平滑地适应于主表面101a和第一部分181的第二段181b两者。

图5C示出在去除掩模400以及非晶化的第一和第二部分181、182之后的沟槽190。所得到的沟槽190的缘边成切角和/或成圆角并且包括逐渐变窄的表面段142a，其轮廓由非晶化的第二部分182以及第一部分181的第二段181b限定。

图6A至6E涉及用于形成碳化硅器件的沟槽栅极结构的工艺，所述碳化硅器件诸如MGD（MOS控制二极管），IGFET（绝缘栅极场效应晶体管），例如在通常意义上包括具有金属栅极的IGFET和具有非金属栅极的IGFET两者的MOSFET（金属氧化物半导体FET），或IGBT（绝缘栅极双极晶体管）。

半导体衬底500a包括半导体层100a，该半导体层100a可以包括n⁺重掺杂基底衬底100s以及轻掺杂的n^-型外延层100e，所述轻掺杂的n^-型外延层100e可以通过在基底衬底100s的工艺表面上外延而形成。对于在正面的主表面101a以及在与主表面101a相对的背面的支撑表面102a，半导体层100a可以是圆柱形的。包括第一掩模层431a以及第二掩模层432a的多层前驱掩模系统430a沉积在主表面101a上。掩模系统430a上的光刻胶层通过光刻进行图案化以形成具有抗蚀剂开口711的抗蚀剂掩模710。

图6A示出前驱掩模系统430a以及包括抗蚀剂开口711的抗蚀剂掩模710。第一和第二掩模层431a、432a的材料可以不同，使得它们可以不同地蚀刻。根据实施例，第一和第二掩模层431a、432a的材料可以选择为使得在相同的蚀刻溶液中，第二掩模层432a凹陷得快于第一掩模层431a。根据实施例，第一和第二掩模层431a、432a两者由沉积的碳化硅组成或者包括沉积的碳化硅，其中第二掩模层432a的密度低于第一掩模层431a的密度。例如，第一和第二掩模层431a、432a通过使用TEOS（四乙氧基硅烷）作为前驱材料的CVD（化学气相沉积）来沉积，其中第二掩模层432a在导致较高密度的条件下沉积，或者其中在沉积第二掩模层432a之前，第一掩模层431a的沉积之后的加热处理使第一掩模层431a致密。

高度各向异性的蚀刻对前驱掩模系统430a进行开口以在抗蚀剂开口711的垂直投影中形成具有前驱掩模开口439的前驱掩模430。反应离子蚀刻工艺在前驱掩模开口439的垂直投影中的半导体层100a中形成沟槽190。

图6B示出在半导体层100a的主表面101a中形成的沟槽190。前驱掩模430经受修改工艺，该修改工艺至少水平地或者水平地且垂直地回撤前驱掩模系统430a以从前驱掩模430形成具有掩模开口401的掩模400。

如图6C中所图示，所述修改可以包括从第一和第二掩模层431a、432a获得的第一和第二掩模431、432两者的水平和垂直回撤。由于第二掩模432的较低密度，残留的第二掩模段分432x的水平回撤大于残留的第一掩模段分431x的水平回撤。另外，在第二掩模432的凹陷期间，在掩模开口401周围的第一掩模431的表面段被暴露于各向同性蚀刻工艺，使得残留的第一掩模段分431x形成逐渐变窄的第一掩模段411，该逐渐变窄的第一掩模段411在沟槽190周围的主表面101a中暴露出缘边段105。

通过掩模开口401以及逐渐变窄的第一掩模段411从正面注入的粒子将在掩模开口401的垂直投影中以及在逐渐变窄的第一掩模段411的垂直投影中所暴露的衬底部分非晶化，意思是说，在从正面注入粒子之后，所暴露的衬底部分中的晶格不如之前完美并且在从完美晶体到完全非晶体的尺度上，所暴露的衬底部分更接近于非晶体端。

图6D示出非晶化的第一和第二部分181、182，其中非晶化的第一部分181包括在沟槽190的底部的第一段181a、在主表面101a的所暴露的缘边段105的垂直投影中的第二段181b以及沿着沟槽侧壁的第三段181c。去除非晶化的第一和第二部分181、182导致如图4C中所图示的在底部处和在缘边处具有成圆角和/或斜角的拐角的沟槽190。

可以形成栅极电介质151，其中沟槽190用所述栅极电介质151做衬里。可以沉积导电材料以形成填充用栅极电介质151做衬里的沟槽190中的剩余空隙的栅极电极155。接着或者在先前工艺阶段，可以例如通过使用掩模化的注入而形成源极区、本体区、二极管区域以及电流扩展区。

图6E示出包括形成在图6D的沟槽190中的沟槽栅极结构150的晶体管单元TC。外延层100e可以包括源极区、本体区、二极管区域、电流扩展区以及漂移区121。基底衬底100s可以形成接触层。

图7A至7B涉及包括晶体管单元TC的SiC半导体器件500，其中半导体器件500可以为或者可以包括具有从第一表面101延伸到半导体本体100中的U形沟槽栅极结构150的UMOSFET，并且其中沟槽栅极结构150的缘边以及底部处的拐角根据上述方法之一而成切角和/或成圆角。半导体本体100可以基于4H-SiC、2H-SiC、6H-SiC或15R-SiC。

在正面，半导体本体100具有第一表面101，该第一表面101可以为平面的或者可以包括共面的表面段，其中平面的第一表面或者共面的表面段可以与主晶面一致，或者可以相对于主晶面倾斜一离轴角，该离轴角的绝对值可以为至少2度且至多12度，例如大约4度。第一表面101可以通过外延工艺得到并且可以成锯齿状。根据另一实施例，第一表面101为平面的。例如，化学机械抛光可以使外延层的锯齿状表面平坦化，并且例如碳层的钝化层可以抑制在后续加热处理期间硅和碳原子沿着主晶面的再沉积。

在背面，相对的第二表面102可以平行于第一表面101延伸。正面的第一表面101与背面的第二表面102之间的距离与半导体器件500的标称阻断电压有关。典型地，半导体本体100包括适应阻断状态下所施加的电场的第一垂直部分，其中第一部分的厚度与标称阻断电压成比例并且限定电场击穿强度，而另外的垂直部分例如衬底部分的厚度与标称阻断电压无关。

在第一和第二表面101、102之间的半导体本体100的总厚度可以处于数百nm至数百um的范围中。第一表面101的法线定义垂直方向。平行于第一表面101的方向为水平方向。

晶体管单元TC沿着从第一表面101延伸到半导体本体100中的沟槽栅极结构150形成，其中半导体本体100的在相邻沟槽栅极结构150之间的部分形成台面部分170。

沿着第一水平方向的沟槽栅极结构150的纵向延伸可以大于沿着正交于第一水平方向的第二水平方向的宽度。沟槽栅极结构150可以是从晶体管单元区域的一侧延伸至相对一侧的长条，其中沟槽栅极结构150的长度可以高达数百毫米。根据其他实施例，多个分开的沟槽栅极结构150可以沿着从晶体管单元区域的一侧延伸至相对一侧的线布置，或者沟槽栅极结构150可以形成栅格，其中台面部分170形成在栅格的网格中。

沟槽栅极结构150可以相等地隔开、可以具有相等宽度以及可以形成规则图案，其中沟槽栅极结构150的间距（中心至中心的距离）可以处于从1um至10um的范围中，例如从2um至5um。沟槽栅极结构150的垂直延伸可以处于从0.3um至5um的范围中，例如处于从0.5um至2um的范围中。

沟槽栅极结构150包括导电栅极电极155，该导电栅极电极155可以包括重掺杂的多晶硅层或含金属层或者由重掺杂的多晶硅层或含金属层组成。沟槽栅极结构150还包括沿着沟槽栅极结构150的至少一侧将栅极电极155与半导体本体100分开的栅极电介质151。栅极电介质151可以包括以下材料或由以下材料组成：半导体电介质，例如热生长或沉积的半导体氧化物例如氧化硅，半导体氮化物例如沉积或热生长的氮化硅，半导体氮氧化物例如氮氧化硅，任何其他沉积的电介质材料或它们的任何组合。可以针对处于1.5V至6V的范围中的晶体管单元TC的阈值电压形成栅极电介质151。

沟槽栅极结构150可以排他地包括栅极电极155和栅极电介质151，或者除了栅极电极155和栅极电介质151以外还可以包括另外的导电和/或电介质结构。

沟槽栅极结构150可以垂直于第一表面101，或者可以随着与第一表面101的距离增大而逐渐变窄。例如，沟槽栅极结构150相对于垂直方向的锥形角度可以等于离轴角度，或者可以偏离所述离轴角度不大于±1度，使得台面部分170的第一台面侧壁由提供高电荷载流子迁移率的晶面形成。例如，在具有六角形晶格的半导体本体100中，第一台面侧壁可以由A平面或M平面形成。对于相对的第二台面侧壁，锥形角度可以加到离轴角度并且第二台面侧壁与具有高电荷载流子迁移率的晶面之间的所得到的角度失配是离轴角度与锥形角度之和。

台面部分170包括取向为正面并且直接邻接于至少第一台面侧壁的源极区110。源极区110可以直接邻接于第一表面101并且也可以直接邻接于第二台面侧壁，或者可以与第二台面侧壁隔开。

台面部分170还包括将源极区110与漂移结构120分开的本体区115，其中本体区115与漂移结构120形成第一pn结pn1并且与源极区110形成第二pn结pn2。本体区115直接邻接于第一台面侧壁并且也可以直接邻接于第二台面侧壁。本体区115的部分通过栅极电介质151电容地耦接于栅极电极155。源极区110和本体区115两者电连接至正面的第一负载电极310，其中重掺杂的本体接触区117可以在第一负载电极310与本体区115之间形成低欧姆接触。本体区115的垂直延伸对应于晶体管单元TC的沟道长度并且可以处于0.2um至1.5um的范围中。

漂移结构120取向为背面，可以直接邻接于第二表面102并且可以通过欧姆接触或者通过另外的pn结电连接或耦接于第二负载电极320。漂移结构120可以包括：可以形成第一pn结pn1的轻掺杂的漂移区121；以及漂移区121与第二表面102之间的重掺杂的接触层129。

如果半导体本体100由碳化硅形成，则漂移区121中的净掺杂剂浓度可以处于1E14cm^-3至3E16cm^-3的范围中。接触层129中的平均掺杂剂浓度足够高到确保与直接邻接于第二表面102的第二负载电极320的欧姆接触。如果半导体器件500为半导体二极管或IGFET，则接触层129具有与漂移区121相同的导电类型。如果半导体器件500为IGBT，则接触层129具有漂移区121的互补导电类型或者包括互补导电类型的区。

第一和第二负载电极310、320中的每一个可以包含铝（Al）、铜（Cu）或诸如AlSi、AlCu或AlSiCu的铝或铜的合金作为主要成分，或者由其组成。根据其他实施例，第一和第二负载电极310、320中的至少一个可以包含镍（Ni）、钛（Ti）、钨（W）、钽（Ta）、钒（V）、银（Ag）、金（Au）、锡（Sn）、铂（Pt）和/或钯（Pd）作为主要成分。第一和第二负载电极310、320之一或两者可以包括两个或多个子层，其中每个子层包含Ni、Ti、V、Ag、Au、W、Sn、Pt和Pd中的一个或多个作为主要成分，例如硅化物、氮化物和/或合金。

第一负载电极310可以形成或者可以电连接或耦接于第一负载端子，第一负载端子可以为MCD的阳极端子、UMOSFET的源极端子S或IGBT的发射极端子。第二负载电极320可以形成或者可以电连接或耦接于第二负载端子，第二负载端子可以为MCD的阴极端子、UMOSFET的漏极端子D或者IGBT的集电极端子。

根据实施例，晶体管单元TC为具有p掺杂的本体区115以及n掺杂的源极区110的n沟道FET单元，其中漂移区121是n掺杂的。根据另一实施例，晶体管单元TC为具有n掺杂的本体区115以及p掺杂的源极区110的p沟道FET单元，其中漂移区121是p掺杂的。

当在栅极电极155处的电势超过半导体器件500的阈值电压或者下降到低于半导体器件500的阈值电压时，本体区115中的少数电荷载流子形成将源极区110与漂移结构120连接的反型沟道，从而导通半导体器件500。在导通状态下，负载电流在第一和第二负载电极310、320之间大致沿着垂直方向流经半导体本体100。

夹置在第一负载电极310与栅极电极155之间的层间电介质210将第一负载电极310与栅极电极155介电绝缘。例如，层间电介质210可以包括由氧化硅、氮化硅、氮氧化硅、掺杂或非掺杂硅酸盐玻璃例如BSG（硼硅酸盐玻璃）、PSG（磷硅酸盐玻璃）或BPSG（硼磷硅酸盐玻璃）构成的一个或多个电介质层。

接触结构315通过层间电介质210中的开口从第一负载电极310延伸至半导体本体100并且至少直接邻接于源极区110以及邻接于本体接触区117。根据所图示的实施例，接触结构315终止于第一表面101。根据其他实施例，接触结构315可以延伸到半导体本体100中。

沟槽栅极结构150的缘边和底部拐角的成圆角和/或成切角增加了栅极电介质151的可靠性。通过非晶化的成切角避免了昂贵的高温加热处理。

图7B示出在水平平面中的条形沟槽栅极结构150的终止部分为在长边与短边之间具有平滑地成切角/成圆角的过渡的矩形。

图8示出比较器件501的端部分，针对该端部分，高温加热处理使沟槽栅极结构150形成于其中的沟槽的缘边和底部拐角成圆角。

高温加热处理导致碳化硅材料沿着更加稳定的晶面重新对准再沉积。结果，条形沟槽栅极结构150的终止部分形成刻面，其中直倾斜段910在沟槽栅极结构150的长边和短边之间。相比而言，如图7B所示，基于非晶化和低温工艺的成切角/成圆角避免了刻面的形成、再沉积工艺以及掺杂剂偏析工艺，并且导致具有更可靠的栅极电介质151以及具有更严密的器件规范的更加可靠的半导体器件500。

图9A至9F涉及例如用于在SiC JFET（结场效应晶体管）中的蚀刻的JTE或者与横向沟道的接触以及遮护区域的台阶状表面段的形成，SiC JFET具有在栅极与遮护区域之间的横向沟道部分以及垂直沟道部分。

图9A示出包括半导体层100a的半导体衬底500a，半导体层100a包括晶体SiC，例如2H-SiC、6H-SiC、15R-SiC或4H-SiC，或由其组成。半导体层100a可以包括通过从碳化硅结晶块切割薄片而获得的基底衬底以及通过在基底衬底的工艺表面上外延而生长的外延层。

具有掩模开口401的掩模400形成在半导体层100a的主表面101a上。掩模400可以包括单个掩模层或可以为包括两个或多个顺序地沉积在彼此上的子层的多层掩模。掩模400可以例如基于氧化硅或者硅。掩模开口401的侧壁可以是垂直的或可以逐渐变窄。

图9A示出以相对于垂直方向的第一注入角度γ1撞击在由掩模开口401暴露出的主表面101a的一段上的粒子束990。第一注入角度γ1处于1至89度的范围中。粒子束990非晶化在掩模开口401的垂直投影中的半导体层100a的第一部分181，并且通过散射效果来非晶化由掩模400覆盖的且直接邻接于第一部分181的第二部分182。半导体层100a的第三部分183由掩模400遮护以避免粒子束990。粒子束990将第一和第二部分181、182非晶化，意思是说，在以粒子束990照射之后，第一和第二部分181、182中的晶格不如之前完美。在从完美晶体到完全非晶体的尺度上，粒子束990使第一和第二部分181、182更接近于非晶体端。

非晶化的第一和第二部分181、182通过对于掩模400有选择性的湿法蚀刻来去除。例如，如果掩模400是基于硅的，则蚀刻剂包括氟和氧化化学物质，诸如FAEL。

图9B示出在图9A的非晶化的第一和第二部分181、182去除之后的半导体衬底500a，其中第一凹陷191a形成在主表面101a中。随后，掩模400可以被修改，使得掩模开口401被扩大并且暴露出由第一蚀刻获得的第一凹陷191a的区域以及主表面101a的直接邻接于第一凹陷191a的另一部分。例如，抗蚀剂层可以被沉积并且通过光刻进行图案化以使掩模400水平地凹陷。

图9C示出修改的掩模400，该修改的掩模400暴露出第一凹陷191a以及半导体层100a的直接邻接于第一凹陷191a的部分。

图9D示出用粒子束990以第二注入角度γ2的第二照射，第二注入角度γ2可以等于或者可以不同于第一注入角度γ1。粒子束990非晶化扩大的掩模开口401的垂直投影中的另外第一部分181以及修改的掩模400的垂直投影中的另外第二部分182。

图9E示出在第二照射期间非晶化的第一和第二部分181、182去除之后的半导体衬底500a。

可以重复：使掩模400横向地凹陷，用粒子束990通过扩大的掩模开口401进行照射，以及去除非晶化的第一和第二部分181、182。

图9F示出在通过第三照射非晶化的部分去除之后的半导体层100a的主表面101a。相比于例如通过等离子体蚀刻而在碳化硅衬底中形成台阶状凹陷的传统方法，台阶状凹陷191c的台阶的深度和高度由能以高精度调整和调节的粒子束的范围来限定。使用14族或18族元素的离子/原子、或者硅和碳的1：1共同注入不会影响掺杂剂分布。

图10示出具有可以由参照图9A至9F描述的工艺形成的JTE的半导体二极管505。

在正面，重掺杂的阳极接触区117a从第一表面101延伸至半导体本体100中。在背面，互补导电类型的重掺杂的阴极接触区129a从第二表面102延伸至半导体本体100中。轻掺杂的漂移区121可以与阴极接触区129a形成单极同质结并且与轻掺杂的阳极区115a形成pn结pn，该轻掺杂的阳极区115a与阳极接触区117a形成单极同质结。蚀刻的JTE结构690围绕阳极区115a。

蚀刻的JTE结构690包括台阶，所述台阶在相对于半导体本体100的横向外表面103的方向上减小半导体本体100的厚度。相比于通过在平面的第一表面101中注入JTE区而获得的JTE，蚀刻的JTE结构690以低的横向延伸应对高电场强度。

虽然传统的蚀刻JTE依赖于对台阶高度和深度的控制较差的等离子体蚀刻，但半导体二极管505的JTE结构690依赖于其高度可以由粒子束的参数精确限定的台阶。由于台阶高度的变化对于半导体二极管的阻断状态期间的电场分布具有直接影响，通过非晶化和湿法蚀刻来形成JTE结构690导致台阶高度的微小变化并且阻断能力可以严密地规定。通过使用如图3A至3D中所图示的一系列逐渐变窄的掩模，台阶可以成圆角和/或成切角以增加阻断能力。

虽然在本文中已图示和描述了具体实施例，但本领域的普通技术人员将理解，在不偏离本发明的范围的情况下，各种替代和/或等同实施方式可以替代所示出和所描述的具体实施例。本申请旨在覆盖在本文中讨论的具体实施例的任何修改或变形。因此，本发明旨在仅受权利要求及其等同物限制。