集成的薄膜电阻器和MIM电容器

摘要

在所描述的示例中，一种电子器件包括具有后端电容器(122)和后端薄膜电阻器(126)的半导体结构(102)。该半导体结构(102)包括第一介电层(106)、电容器(122)的底板(134)以及薄膜电阻器主体(132)。底板(134)和电阻器主体(132)是同一薄膜层(108)的横向间隔开的部分。底板(134)还包括覆盖在薄膜层(108)上的导电层(110)。第二介电层(124)被设置在电容器(122)的底板(134)的导电层(110)上。电容器(122)的顶板(120)被设置在第二介电层(124)上。

说明书

技术领域

本发明涉及包括半导体结构的电子器件，该半导体结构包含具有低串联电阻的后端薄膜电阻器和后端电容器，并且涉及制造该电子器件的方法。

背景技术

根据现有技术的后端薄膜电容器结构与半导体器件的金属化层中的互连金属化布线“竞争”。专利申请公开No.US 2007/0170546A1公开了一种后端薄膜电容器结构，其具有薄膜电容器，该薄膜电容器包括位于半导体器件的金属化层中的顶板。然而，电容器的该顶板消耗了金属化布线层中的宝贵的底部空间。

常规的薄膜电容器，诸如金属-绝缘体-金属(MIM)电容器，消耗了其被建立的互连层中的区域。例如，由薄膜电容器的顶板或底板占据的区域不可用于金属化层中的常规金属化布线。通常，由于在半导体结构中添加的薄膜电容器，芯片尺寸增加或互连水平增加。

发明内容

在所描述的示例中，一种电子器件包括半导体结构，该半导体结构包含具有低串联电阻的后端薄膜电阻器和后端电容器。该电容器和电阻器容易地集成在现有的半导体工艺中，并且电容器和电阻器的芯片区域不与半导体器件中的金属化布线竞争。

在至少一个所描述的示例中，一种电子器件包括具有后端电容器和后端薄膜电阻器的半导体结构。该半导体结构包括第一介电层、电容器的底板和薄膜电阻器主体。底板和电阻器主体是同一层的横向间隔开的部分，其设置在第一介电层上，并且由相同的薄膜材料构成。底板进一步包括覆盖该薄膜材料的导电层。此外，第二介电层被设置在电容器的底板的导电层上。电容器的顶板在第二介电层的区(region)中被设置在第二介电层上，该区由电容器的底板的横向尺寸限定。

一种制造电子器件的方法包括顺序地沉积薄膜层、第一导电层、电容器介电层和第二导电层。移除电阻器区域(area)中的第二导电层和电容器介电层。也移除电阻器区域中的第一导电层。薄膜层被蚀刻以将薄膜层的电阻器主体部分与薄膜层的电容器底板部分横向地分开。电容器底板包括薄膜层的一部分和第一导电层。

附图说明

图1至图8示意性地示出根据示例实施例的在电子器件中制造薄膜后端电容器和薄膜后端电阻器所涉及的连续的工艺步骤。

具体实施方式

专利号US 8,803,287 B2描述了相关主题，并且通过引用并入本文。

图1至图6示出了在各个制造阶段中的包括具有薄膜电容器和薄膜电阻器的半导体结构的电子器件。后端薄膜电容器和后端薄膜电阻器可以通过单级互连金属化互连。根据层用途和应用，薄膜层厚度的范围通常在约至约之间。根据期望的薄层(sheet)电阻，薄膜电阻器层通常在(例如，1000Ω/□SiCr)和(例如，50Ω/□NiCr)之间变化。根据材料和期望的比电容(specific capacitance)，电容器介电薄膜通常比更薄。根据材料的比电阻(specific resistance)、期望的串联电阻和/或工艺限制，顶板和底板金属电极厚度可以在几百和几千之间变化。

在本文中，术语“后端”描述了部件的集成，包括薄膜电容器和薄膜电阻器在部分制造的集成电路结构上的集成。以前，在集成电路中已经形成晶体管和多晶硅结构。虽然所谓的“前端”工艺通常包括在600℃至700℃范围内的工艺温度下执行的工艺步骤，但“后端”工艺通常包括在较低温度(粗略约为450℃)下执行的工艺步骤。

在另一结构的区(在这种情况下，在由电容器的底板的横向尺寸限定的区中)中的沉积意味着沉积结构的横向尺寸等于或小于在下面的结构的横向尺寸。因此，在俯视图中，电容器的顶板的面积等于或小于电容器的底板的面积。此外，在第二层的顶部上的第一层的沉积可以被当作直接在相应层的顶部上的沉积。

参考图1，起始半导体衬底102(例如，硅衬底)可以包括已经在半导体衬底102的各个区域中形成的各种有源和无源器件(未示出)，诸如双极型晶体管和/或MOS晶体管。标准金属化和布线层级(level)104被提供在半导体衬底102上。布线迹线由第一金属间介电层106覆盖。在沉积之后，可以根据半导体制造中的常规工艺步骤来平坦化该第一金属间介电层106。

仍参考图1，薄膜层108(例如硅铬(sicrome)(SiCr)，SiCr：C，NiCr或NiCrAl)、第一导电层110和第二介电层112(诸如氮化硅层(Si₃N₄)或二氧化硅层(SiO₂))被顺序地沉积在第一金属间介电层106的顶部上。例如，这些层可以直接彼此相邻。当将硅铬用于薄膜层108时，其可以具有范围从30Ω/□到2000Ω/□的典型薄层电阻。薄膜层108被沉积在第一金属间介电层106的上表面上。第一导电层110被沉积在薄膜层108上。第一导电层110具有比薄膜层108更低的薄层电阻，并且用作减小随后形成的电容器底板的串联电阻。例如，第一导电层110可以包括10-20Ω/□的TiN。也可以替换地使用其它导电材料，诸如铝。第二介电层112(Si₃N₄)被沉积在第一导电层110的顶部上。在一个示例中：(a)薄膜层108可以具有在的范围内的厚度，并且被直接形成在第一介电层106上；(b)第一导电层106可以具有在的范围内的厚度，并且被直接形成在薄膜层108上；和(c)第二介电层110可以具有在的范围内的厚度，并且被直接形成在第一导电层108上。

参考图2，在第二介电层112上方沉积用于形成电容器的顶板的第二导电层114，并且在第二导电层114上方沉积硬掩模层116。第二导电材料114包括诸如TiN或TiW的导电材料。硬掩模层116可以包括氧化物、氮化物或氮氧化物。掩模图案118被沉积在第二导电材料114上方。掩模图案118覆盖指定用于后端电容器的区域并且暴露用于后端薄膜电阻器的区域。虽然第一和第二导电层114可以包括金属，但是它们都不是常规的金属化层级的一部分。相反，它们在金属化层级之间形成。

在图3中，已经执行第一图案化和回蚀(etch back)步骤以提供：(a)在第二导电层114中的薄膜电容器122的顶板120；以及(b)在第二介电层112中的电容器电介质124。第一图案化和蚀刻包括硬掩模蚀刻(例如，使用诸如C_xF_y/O₂的蚀刻化学物质(etch>3/Cl₂/N₂的蚀刻化学物质在第二介电层112中停止的TiN>xF_y/O₂的蚀刻化学物质在TiN层110中停止的干蚀刻)。因此，从指定用于薄膜电阻器的区域中移除硬掩模层116、第二导电层114和第二介电层112。有利地，第二介电层112在标准图案化和回蚀步骤期间提供蚀刻停止件(etch>

参考图4，通过诸如灰化工艺来移除掩模图案118。然后，使用硬掩模层116的剩余部分来保护电容器122，执行湿蚀刻以从指定用于薄膜电阻器126的区域中移除第一导电层110，仅留下薄膜电阻器区域中的薄膜层108。该湿蚀刻可能导致电容器122中顶板120和第一导电层110的一些底切(undercutting)。

参考图5，硬掩模层128被沉积。硬掩模128也可以包括氧化物、氮化物或氮氧化物。

参考图6，掩模图案130被形成。掩模图案130覆盖电容器122和薄膜电阻器126，并且暴露电容器122和薄膜电阻器126之间的区域。硬掩模128的暴露部分通过蚀刻被移除，其中蚀刻在薄膜层108中停止。然后掩模图案130被移除(例如，灰化)。标准灰化后清洁工艺也可以被执行。

薄膜层108和导电层110被应用于制造薄膜电容器的底板。薄膜层108单独用于形成薄膜电阻器的主体。为了提供与薄膜电阻器的主体分开或横向间隔开的薄膜电容器的底板，使用硬掩模128作为图案蚀刻薄膜层108，如图7中所示。

在图7中，薄膜层108的蚀刻已经被执行以提供电阻器126的横向分开的薄膜电阻器主体132(薄膜层108的第一部分)和薄膜后端电容器122的底板134(同一薄膜层108的第二部分)。底板134包括薄膜层108和第一导电层110。在底板134中包括第一导电层110提供了较低的串联电阻的优点。

在图8中，第二金属间介电层140(其是第三介电层)被沉积在图7的结构的顶部上。该第二金属间介电层140可以经历进一步的工艺步骤，诸如平坦化。第二金属间介电层140为进一步的金属化层级提供了基础，该金属化层级可以用于半导体结构中的迹线的布线。

在图8中，进一步的金属化层级142被沉积在第二金属间介电层140的顶部上。同样，垂直导电通孔144-150被形成以便将薄膜电阻器主体132(通孔144)、金属化层级104(通孔146)、电容器122的底板134(通孔148)和顶板120(通孔150)电耦合到该第二金属化层级142。虽然薄膜电阻器126和电容器122可以包括金属层，但是它们不是常规的金属化层级的一部分。相反，如图8所示，它们形成在金属化层级104和142之间。金属化层级104是层级M_N(例如，M₂)，并且金属化层级142是层级M_N+1(例如，M₃)。

图8的电子器件160可以包括进一步的有源和无源部件，其(为了简化附图)未示出。

在所描述的实施例中，修改是可能的，并且在权利要求的范围内其它实施例是可能的。