信号传送与接收系统及相关显示器的时序控制器

摘要

一显示器的一信号传送与接收系统包含一时序控制器以及至少一源极驱动器，其中该时序控制器用以传送一训练信号以及一数据信号，该源极驱动器通过至少一数据通道以及一锁定通道耦接至该时序控制器，并用以通过该数据通道接收该训练信号以及该数据信号。该时序控制器参考该锁定通道的一电压电平以传送该训练信号或该数据信号至该源极驱动器，而该锁定通道的该电压电平可通过该时序控制器以及该源极驱动器来加以控制。

说明书

技术领域

本发明有关于一显示器，尤指一信号传送与接收系统及一相关显示器的时序控制器。

背景技术

在一传统点对点(point to point,P2P)时序控制器中，利用一单一数据率传送图像帧数据至多个源极驱动器，然而，使用一单一数据率来传送该图像帧数据将导致高电磁干扰(electromagnetic interference,EMI)峰值，此外，由于该点对点时序控制器使用一串行器/解串器(serializer/deserializer,SerDes)接口以传送该图像帧数据，故该数据传输率相当高(例如，高于1Gb/s)，因此，传统展频技巧较难应用于该点对点时序控制器。

此外，在一显示系统中，该时序控制器通过至少一数据通道(数据线)以及一锁定通道(lock channel)连接至该源极驱动器，其中该锁定通道的一电压电平由该源极驱动器所决定，且该时序控制器参考该锁定通道的该电压电平以决定传送一训练信号或一数据信号至该源极驱动器。详细来说，当开启该显示系统时，控制该锁定通道的该电压电平来对应一逻辑值“0”，而该时序控制器传送该训练信号至该源极驱动器，且一包含于该源极驱动器内的一时脉数据恢复(clock and data recovery,CDR)电路根据来自该时序控制器的该训练信号，利用锁频与锁相产生一内部时脉。在该源极驱动器确定该内部时脉的频率及相位被锁住后，该源极驱动器控制该锁定通道来使该电压电平对应一逻辑值“1”，而当该锁定通道的该电压电平对应该逻辑值“1”时，该时序控制器传送该数据信号至该源极驱动器，而包含于该源极驱动器的该时脉数据恢复电路则使用该内部时脉来取样该数据信号以产生恢复数据。

在上述传统显示系统中，当该数据信号的一数据传输率在该锁定通道的该电压电平对应逻辑值“1”的过程中发生改变，该时脉数据恢复电路可能发生死锁(dead lock)且无法使用该内部时脉取样该数据信号以产生该正确的恢复数据。

发明内容

本发明的一目标为提供一信号传送与接收系统以及一相关显示器的时序控制器，其锁定通道可借由该时序控制器以及该源极驱动器控制，以解决上述问题。

根据本发明一实施例，一显示器的一信号传送与接收系统包含有一时序控制器以及至少一源极驱动器，其中该时序控制器用以传送一训练信号以及一数据信号，而该源极驱动器通过至少一数据通道以及一锁定通道耦接至该时序控制器，且该源极驱动器用以通过该数据通道接收该训练信号以及该数据信号。该时序控制器借由参考该锁定通道的一电压电平传送该训练信号或该数据信号至该源极驱动器，且该锁定通道的该电压电平可通过该时序控制器以及该源极驱动器控制。

根据本发明另一实施例，一显示器的一时序控制器通过至少一数据通道以及一锁定通道耦接至一源极驱动器，该时序控制器借由参考该锁定通道的一电压电平传送一训练信号或一数据信号至该源极驱动器，且该锁定通道的该电压电平可通过该时序控制器以及该源极驱动器控制。

附图说明

图1为根据本发明一实施例的一显示系统的示意图。

图2为根据本发明一实施例的时序控制器及源极驱动器的操作状态的示意图。

图3为根据本发明一实施例的时序控制器以及源极驱动器细部电路结构的示意图。

图4为当源极驱动器的时脉数据恢复电路未被锁定时图3所示信号的时序图。

图5为当该时序控制器改变该数据信号的数据传输率时图3所示信号的时序图。

图6为根据本发明一实施例的利用数据传输率DR1至DR3来传送图像帧的示意图。

图7为根据本发明一实施例的图像帧格式的示意图。

图8为图像帧的信号V_LOCK与Train_TX的示意图。

符号说明

100显示系统

110时序控制器

132_1至132_N 数据通道

122_1至122_N 源极驱动器

124主动显示区

120显示面板

134锁定通道

V_LOCK>

314延迟电路

VDD供应电压

M1、M2 晶体管

316、324 多工器

312、318、322缓冲器

326时脉数据恢复电路

LOCK_TX_dly、 LOCK_TX、信号Train_TX、LOCK_RX、Train_RX、$\overline{Train\_RX},\overline{LOCK\_RX}$

S41至S49’、S51至S59’ 步骤

DR1、DR2、DR3数据传输率

F1至F8 图像帧

700图像帧

具体实施方式

在说明书及所附的权利要求当中使用了某些词汇来指称特定的元件。所属领域中普通技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及所附的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及所附的权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段， 因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者通过其他装置或连接手段间接地电气连接至该第二装置。

参考图1，图1为根据本发明一实施例的一显示系统100的示意图，如图1所示，显示系统100包含一时序控制器100以及一显示面板120，其中该显示面板120包含至少一源极驱动器(在此实施例中，包含多个源极驱动器122_1-122_N)以及一主动显示区124(该主动显示区124亦可称作一主动阵列)。在此实施例中，时序控制器110为一点对点时序控制器，且时序控制器110使用一串行器/解串器接口分别传送图像帧数据至源极驱动器122_1-122_N，且显示系统100为一液晶显示器(liquid crystal display,LCD)。

除此之外，在显示系统100中，时序控制器110通过至少一数据通道以及一锁定通道耦接至源极驱动器122_1-122_N中的每一驱动器(在此实施例中，有两个数据通道以用来传输差动信号)以作为一信号传输与接收系统。详细来说，时序控制器110通过数据通道132_1以及一锁定通道134耦接至该源极驱动器，且时序控制器110通过数据通道132_2以及锁定通道134耦接至源极驱动器122_2，…，以及时序控制器110通过数据通道132_N以及锁定通道134耦接至源极驱动器122_N。数据通道132_1-132_N中的每一数据通道用以传送一训练信号或一数据信号，例如自时序控制器至源极驱动器122_1-122_N的R/G/B信号以及控制信号，而锁定通道134用以提供一电压电平V_LOCK予时序控制器110及源极驱动器122_1-122_N来决定其操作状态。特别地，在此实施例中，锁定通道134的电压电平V_LOCK可通过时序控制器110以及源极驱动器122-_1-122_N控制。

参考图2，图2为根据本发明一实施例的时序控制器110及源极驱动器122_1的操作状态的示意图，如图1所示，当时序控制器110及源极驱动器122_1-122_N的其中的一控制锁定通道134使该电压电平对应一逻辑值’0’(即V_LOCK＝0)，时序控制器110进入一训练状态并通过数据通道132_1-132_N分别传送该训练信号(如一时脉信号)至源极驱动器122_1-122_N；此时，源极驱动器122_1-122_N中的每一驱动器接收该训练信号，且包含于源极驱动器122_1-122_N中的每一驱动器的一时脉数据恢复电路根据该训练信号且借由锁频及锁相产生一内部时脉。当时序控制器110及源极驱动器122_1-122_N的其中的一控制锁定通道134使该电压电平对应一逻辑值’1’(即V_LOCK＝1)，时序 控制器110进入一正常状态并通过数据通道132_1-132_N分别传送该数据信号至源极驱动器122_1-122_N；此时，源极驱动器122_1-122_N中的每一驱动器接收该数据信号，且包含于源极驱动器122_1-122_N中的每一驱动器的该时脉数据恢复电路使用该内部时脉以取样该数据信号以产生恢复数据以供进一步使用。

参考图3，图3为根据本发明一实施例的时序控制器100以及源极驱动器122_1细部电路结构的示意图，如图3所示，时序控制器110包含一控制电路(在此实施例中，该控制电路用一晶体管M1实现)、缓冲器312及318、一延迟电路314以及一多工器316。此外，源极驱动器122_1包含一控制电路(在此实施例中，该控制电路用一晶体管M2实现)、一缓冲器322、一多工器324以及一时脉数据恢复电路326。

在图3中，在时序控制器110的一信号Train_TX以及在源极驱动器122_1的一信号LOCK_RX用以控制锁定通道134的电压电平V_LOCK，其中信号Train_TX在时序控制器110内产生，而信号LOCK_RX产生自源极驱动器122_1的时脉数据恢复电路326。在传送器端(即时序控制器110)，缓冲器312输出一信号LOCK_TX，且延迟电路314延迟信号LOCK_TX以产生一信号LOCK_TX_dly；而多工器316通过缓冲器318以参考一数据有效信号Data_Valid以及信号LOCK_TX_dly来选择性地输出该训练信号或该数据信号至数据通道132。此外，在接收器端(即源极驱动器122_1)，缓冲器322根据锁定通道134的电压电平V_LOCK输出一信号且多工器324借由参考一信号Train_RX以选择性地输出来自数据通道132的训练信号/数据信号或是输出时脉数据恢复电路326所产生的内部时脉，其中信号Train_RX的相位与信号相反。

当时序控制器110在正常状态时，至少有两种情形锁定通道134将会下降使该电压电平对应该逻辑值“0”(即V_LOCK＝0)，其一为源极驱动器122_1的该内部时脉未被锁住，另一为时序控制器110需要改变/转变该数据信号的一数据传输率。当源极驱动器122_1的该内部时脉未被锁住时，源极驱动器122_1降低锁定通道134的该电压电平使时序控制器110进入该训练状态并传送该训练信号，而源极驱动器122_1使用来自时序控制器110的该训练信号以重新产生该内部时脉；此外，当时序控制器110需要改变/转变该数据信号的该数据率时，时序控制器110自动降低锁定通道134的该电压电平并进入该训练状态以强迫源极驱动器122_1重新产生该内部时脉，上述两种情况将在图4与图5 的实施例中说明。

同时参考图3与图4，图4为当源极驱动器的时脉数据恢复未被锁定时图3所示信号的时序图，需注意的是，在图4中，假设信号Train_TX为0。如图4所示，当时脉数据恢复电路326判断该内部时脉未被锁住时，时脉数据恢复电路326改变信号LOCK_RX的一电压电平(步骤S41)使晶体管M2降低锁定通道134的电压电平V_LOCK至接地(步骤S42)，接着，据此改变信号LOCK_TX以及Train_RX的电压电平(步骤S43)，且延迟电路314延迟信号LOCK_TX以产生信号LOCK_TX_dly(步骤S44)，接着，多工器316借由参考数据有效信号Data_Valid以及信号LOCK_TX_dly开始输出该训练信号至源极驱动器122_1(假设Data_Valid＝1)(步骤S45)，而多工器324借由参考信号Train_RX输出该训练信号至时脉数据恢复电路326，且时脉数据恢复电路326根据该训练信号并借由锁频和锁相开始产生该内部时脉。

在该内部时脉的相位及频率被锁住后，时脉数据恢复电路326再次改变信号LOCK_RX的该电压电平以关闭晶体管M2使电压电平V_LOCK被提升至一供应电压V_DD(步骤S47)，接着，据此改变信号LOCK_TX以及Train_RX的电压电平，且延迟电路314延迟信号LOCK_TX以产生信号LOCK_TX_dly(步骤S49)，接着，多工器316借由数据有效信号Data_Valid以及信号LOCK_TX_dly开始输出该数据信号至源极驱动器122_1(假设Data_Valid＝1)(步骤S49’)，且多工器324借由参考信号Train_RX输出该内部时脉至时脉数据恢复电路326，且时脉数据恢复电路326开始使用该内部时脉以取样该数据信号来产生该恢复数据。

同时参考图3及图5，图5为当该时序控制器改变该数据信号的数据传输率时图3所示信号的时序图。如图5所示，在Data_Valid＝0的过程中，时序控制器110中的多工器316借由参考数据有效信号Data_Valid及信号LOCK_TX_dly开始输出该训练信号至源极驱动器122_1，因此，时序控制器110在此过程中可改变数据传输率。详细来说，当时序控制器110需要使用不同数据传输率来传送该数据信号时，时序控制器110改变信号Train_TX的一电压电平(步骤S51)以开启晶体管M1以降低信号LOCK_TX的电压电平V_LOCK至接地(步骤S52)，接着，据此改变信号LOCK_TX以及Train_RX的电压电平(步骤S53)，接着，延迟电路314延迟信号LOCK_TX以产生信号LOCK_TX_dly(步骤S54)，且多工器316输出该训练信号至源极驱动器122_1(步骤S55)，接着，多工器324借由参考信号Train_RX输出该训练信号至时脉数据恢复电路326，而时脉数据恢复 326电路根据该训练信号借由锁频及锁相开始产生该内部时脉。

自步骤S51经过一特定时间周期后，时序控制器110再次改变信号Train_TX的该电压电平(步骤S56)以关闭晶体管M1来使电压电平V_LOCK提升至供应电压V_DD(步骤S57)，接着，据此改变信号LOCK_TX以及Train_RX的电压电平(步骤S58)，接着，延迟电路314延迟信号LOCK_TX以产生信号LOCK_TX_dly(步骤S59)，接着，多工器316借由参考数据有效信号Data_Valid以及信号LOCK_TX_dly开始输出该数据信号至源极驱动器122_1(假设Data_Valid自0改变至1)(步骤S59’)，且多工器324借由参考信号Train_RX输出该内部时脉至时脉数据恢复电路326，且时脉数据恢复电路326开始使用该内部时脉以取样该数据信号来产生该恢复数据。

需注意的是，在图5中忽略信号LOCK_RX以求简化，且其假设时脉数据恢复电路326在步骤S56前便成功地产生适合的内部时脉，在阅读上述描述后，本领域普通技术人员应能理解当时脉数据恢复电路326在步骤56后才成功地产生适合的内部时脉时要如何修改图5所示的时序图，因此，进一步描述将在此省略。

除此之外，为了该数据信号的传输，时序控制器110对一离散数据传输率设定应用多个数据传输率，接着，时序控制器110依序地接收多个图像帧的图像数据，并利用多个数据率分别传送该多个图像帧的该(处理过后的)图像数据至源极驱动器122_1-122_N的每一驱动器，其中对每一图像帧而言，其所对应的图像数据利用该多个数据传输率中的其一来传送。接着，在自时序控制器110接收该图像数据后，源极驱动器122_1-122_N传送相对应的数据至主动显示区的数据线。

详细来说，参考图6，图6为根据本发明一实施例的利用数据传输率DR1至DR3传送图像帧的示意图，其中时序控制器110使用数据传输率DR1以传送地一图像帧F1的图像数据至源极驱动器122_1-122_N，使用数据传输率DR2以传送第二图像帧F2的图像数据至源极驱动器122_1-122_N，使用数据传输率DR3以传送第三图像帧F3的图像数据至源极驱动器122_1-122_N，使用数据传输率DR2以传送第四图像帧F4的图像数据至源极驱动器122_1-122_N，并分别使用数据传输率DR1、DR2、DR3、DR2以分别传送后续图像帧F5、F6、F7、F8，…，借由使用不同数据传输率来传送该图像帧数据，将可有效降低电磁干扰峰值。

需注意的是，图6仅为范例说明，并非本发明的一限制，举例来说，数据传输率的数量可根据设计者考量来决定，亦即，时序控制器110使用两个、四个或五个不同的数据传输率来传送图像帧数据；图6显示任何两个相邻的图像帧的图像数据分别利用不同的数据传输率来传输，然而，在其他实施例中，某些相邻图像帧的图像数据可利用相同传输传输率来传送，举例来说，使用数据传输率DR1来传输图像帧F1-F2以及F4-F5，并使用数据率DR2来传输图像帧F3以及F6；在其他实施例中，数据传输率并非周期性的用以传送图像帧的图像数据。这些设计上的变化均应隶属于本发明的范畴。

参考图7，图7为根据本发明一实施例的图像帧700格式的示意图，其中图像帧700包含主动图像数据以及非主动数据，该主动图像数据用以显示在主动显示区域124，即图7所示“第3区域”；而该非主动数据非显示在主动显示区域124，即垂直空白间隙(vertical blanking interval,VBI)数据，即图7所示“第1区域”，以及水平空白间隙(horizontal blanking interval,HBI)数据，即图7所示“第2区域”以及“第4区域”。在此实施例中，时序控制器110在传送垂直空白间隙数据至源极驱动器122_1-122N的过程中切换该数据传输率，详细来说，当传送图像帧700的该垂直空白间隙数据至源极驱动器时，设置在时序控制器100中的该硬件或一微处理器(microprocessor,MCU)执行一程式码以切换一振荡器频率偏移来切换用以传送图像帧700的图像数据的数据传输率。

参考图8，图8为图像帧F1及F2的信号V_LOCK与Train_TX的示意图，如图6与图8所示，在每一图像帧的初始改变/转换其数据传输率，并且在该垂直空白间隙数据传输的过程中，信号Train_TX变为“1”，且时序控制器110进入该训练状态且传输该训练信号至源极驱动器112_1-112_N以产生该适合的内部时脉。在该主动信号以及该水平空白间隙数据传送的过程中，信号Train_TX变为“0”，且时序控制器110进入该正常状态以传送该数据信号至源极驱动器112_1-112_N；此外，在一实施例中，当传送垂直空白间隙数据时，可设定图3所示的数据有效信号Data_Valid为逻辑值“0”；且当传送该主动数据时，可设定图3所示的数据有效信号Data_Valid为逻辑值“1”。

需注意的是，图8所示的信号Train_TX的时序图仅为范例说明，并非本发明的一限制。在其他实施例中，在数据传输率切换时间后的任何一特定周期中，且在该特定周期位于传送该垂直空白间隙数据的时段内时，信号Train_TX可设为为“1”，只要信号Train_TX的电压电平根据数据传输率的切换时机所 决定，这些设计上的变化均应隶属于本发明的范畴。

简单归纳本发明，在本发明中，该锁定通道可使用时序控制器以及源极驱动器来控制，因此，当该源极驱动器的该内部时脉未被锁定时，或当该时序控制器需改变该数据信号的数据传输率时，该锁定通道的电压电平可准确地及迅速地被决定使该源极驱动器快速进入锁频及锁相状态以避免发生该时脉数据恢复电路的死锁。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化修饰，皆应属本发明的涵盖范围。