测试装置和可测试性异步电路

摘要

一种测试装置和可测试性异步电路。测试装置包括：第一输入端(141)，第二输入端(142)，第三输入端(143)，第四输入端(144)，第五输入端(145)，第一选择器(110)，第二选择器(120)，D触发器(130)和第一输出端(151)；第一选择器(110)和第二选择器(120)的第一输入端与测试装置的第一输入端(141)连接；第一选择器(110)的第二输入端与测试装置的第二输入端(142)连接；第一选择器(110)的选择信号端与测试装置的第四输入端(144)连接；第一选择器(110)的输出端与D触发器(130)的D输入端连接；D触发器(130)的Q输出端与第二选择器(120)的第二输入端连接；D触发器(130)的时钟信号输入端与测试装置的第三输入端(143)连接；第二选择器(120)的选择信号端与测试装置的第五输入端(145)连接；第二选择器(120)的输出端与测试装置的第一输出端(151)连接。采用以上测试装置能够对异步电路进行测试。

说明书

id="p0001" num="0001"> 测试装置和可测试性异步电路 技术领域

本发明涉及电路测试领域， 并且更具体地， 涉及测试装置和可测试性异 步电路。 背景技术

超大规模集成电路（Very Large Scale Integration, VLSI ) 的制造包括数 百道工艺流程， 在制作过程中细微变化都可能导致芯片出现物理上的缺陷， 导致芯片无法正常工作。

为了保证出厂芯片的品质， 测试是半导体实现过程中一个必不可少的环 节。 测试实际上就是将一定的激励信号加载到需要检测的半导体产品的输入 引脚， 然后在它的输出引脚检测电路的响应， 并将它与期望的响应相比较以 判断电路是否有故障的过程。

可测试性设计（ design for testablility， DFT )成为电路和芯片设计的重 要环节， 它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻 辑， 从而使芯片变的容易测试。 基于扫描设计是可测试性设计中最常用的一 种方法。 它是指将电路中普通触发器（flip-flops )替换成具有扫描能力的扫 描触发器， 并且连接成扫描链。 扫描链将内部的时序电路分割成小的组合电 路， 利用自动测试向量产生 （Automatic Test Pattern Generation, ATPG ) 工 具产生测试向量， 通过扫描链将测试向量输入芯片的内部， 该测试向量输入 后产生的相应结果在芯片特定管脚串行输出，从而达到对触发器的取值进行 控制和观测的目的。

然而， 基于令牌（token )的异步电路中， 没有系统时钟， 所以不能通过 扫描方式对电路进行测试。 发明内容

本发明实施例提供了一种测试装置和可测试性异步电路， 能够对异步电 路进行测试。

第一方面， 提供了一种测试装置， 包括：

第一输入端 141， 第二输入端 142， 第三输入端 143， 第四输入端 144， 第五输入端 145， 第一选择器 110， 第二选择器 120， D触发器 130和第一输 出端 151 ;

第一输入端 141用于输入数据信号或对前一个被测电路进行测试后的测 试结果； 第二输入端 142用于输入测试激励信号或前一测试装置输出的测试 结果； 第三输入端 143用于输入时钟信号； 第四输入端 144用于输入选择信 号； 第五输入端 145用于输入选择信号；

第一选择器 110的第一输入端以及第二选择器 120的第一输入端与测试 装置的第一输入端 141连接；

第一选择器 110的第二输入端与测试装置的第二输入端 142连接； 第一选择器 110的选择信号端与测试装置的第四输入端 144连接； 第一选择器 110的输出端与 D触发器 130的 D输入端连接；

D触发器 130的 Q输出端与第二选择器 120的第二输入端连接；

D触发器 130的时钟信号输入端与测试装置的第三输入端 143连接； 第二选择器 120的选择信号端与测试装置的第五输入端 145连接； 第二选择器 120的输出端与测试装置的第一输出端 151连接；

第一选择器 110用于根据测试装置的第四输入端 144输入的选择信号， 确定将测试装置的第一输入端 141或测试装置的第二输入端 142输入的信号 输出到 D触发器 130的 D输入端；

D触发器 130用于在测试装置的第三输入端 143输入的时钟信号的脉冲 边沿将 D输入端输入的信号从 D触发器 130的 Q输出端输出；

第二选择器 120用于根据测试装置的第五输入端 145输入的选择信号， 确定将测试装置的第一输入端 141输入的信号或 D触发器 130的 Q输出端 输出的信号输出到测试装置的第一输出端 151。

结合第一方面， 在第一种可能的实现方式中， 还包括：

第二输出端 152， 与 D触发器 130的 Q输出端连接。

结合第一方面的第一种可能的实现方式， 在第二种可能的实现方式中， 还包括：

第三选择器 160和第三输出端 153;

第三选择器 160的第一输入端与测试装置的第一输入端 141连接， 第三 选择器 160的第二输入端与测试装置的第三输入端 143连接，第三选择器 160 的选择信号端与测试装置的第五输入端 145连接， 第三选择器 160的输出端 与测试装置的第三输出端 153连接；

第三选择器 160用于根据测试装置的第五输入端 145输入的选择信号， 确定将测试装置的第一输入端 141输入的信号或测试装置的第三输入端 143 输入的信号输出到测试装置的第三输出端 153。

结合第一方面或第一方面的第一或二种可能的实现方式，在第三种可能 的实现方式中， 测试装置的第五输入端 145用于输入对应第二选择器 120的 第一输入端的选择信号；

测试装置的第一输入端 141用于输入数据信号；

第二选择器 120用于根据测试装置的第五输入端 145输入的对应第二选 择器 120的第一输入端的选择信号，确定将测试装置的第一输入端 141输入 的数据信号输出到测试装置的第一输出端 151。

结合第一方面或第一方面的第一或二种可能的实现方式，在第四种可能 的实现方式中， 测试装置的第五输入端 145用于输入对应第二选择器 120的 第二输入端的选择信号；

测试装置的第四输入端 144用于输入对应第一选择器 110的第二输入端 的选择信号；

测试装置的第二输入端 142用于输入测试激励信号；

第一选择器 110用于根据测试装置的第四输入端 144输入的对应第一选 择器 110的第二输入端的选择信号， 确定将测试装置的第二输入端 142输入 的测试激励信号输出到 D触发器 130的 D输入端；

D触发器 130用于在测试装置的第三输入端 143输入的时钟信号的脉冲 边沿将测试装置的第二输入端 142输入的测试激励信号从 Q输出端输出； 第二选择器 120用于根据测试装置的第五输入端 145输入的对应第二选 择器 120的第二输入端的选择信号，确定将 Q输出端输出的测试激励信号输 出到测试装置的第一输出端 151。

结合第一方面的第二种可能的实现方式， 在第五种可能的实现方式中， 测试装置的第五输入端 145用于输入对应第二选择器 120的第一输入端和第 三选择器 160的第一输入端的选择信号；

测试装置的第一输入端 141用于输入数据信号；

第二选择器 120用于根据测试装置的第五输入端 145输入的对应第二选 择器 120的第一输入端和第三选择器 160的第一输入端的选择信号，确定将 测试装置的第一输入端 141 输入的数据信号输出到测试装置的第一输出端 151 ;

第三选择器 160用于根据测试装置的第五输入端 145输入的对应第二选 择器 120的第一输入端和第三选择器 160的第一输入端的选择信号，确定将 测试装置的第一输入端 141 输入的数据信号输出到测试装置的第三输出端 153。

结合第一方面的第二种可能的实现方式， 在第六种可能的实现方式中， 测试装置的第五输入端 145用于输入对应第二选择器 120的第二输入端和第 三选择器 160的第二输入端的选择信号；

测试装置的第四输入端 144用于输入对应第一选择器 110的第二输入端 的选择信号；

测试装置的第二输入端 142用于输入测试激励信号；

第一选择器 110用于根据测试装置的第四输入端 144输入的对应第一选 择器 110的第二输入端的选择信号， 确定将测试装置的第二输入端 142输入 的测试激励信号输出到 D触发器 130的 D输入端；

D触发器 130用于在测试装置的第三输入端 143输入的时钟信号的脉冲 边沿将测试装置的第二输入端 142输入的测试激励信号从 Q输出端输出； 测试装置的第二输出端 152用于将 Q输出端输出的测试激励信号输出； 第二选择器 120用于根据测试装置的第五输入端 145输入的对应第二选 择器 120的第二输入端和第三选择器 160的第二输入端的选择信号，确定将 Q输出端输出的测试激励信号输出到测试装置的第一输出端 151；

第三选择器 160用于根据测试装置的第五输入端 145输入的对应第二选 择器 120的第二输入端和第三选择器 160的第二输入端的选择信号，确定将 测试装置的第三输入端 143 输入的时钟信号输出到测试装置的第三输出端 153。

结合第一方面的第二种可能的实现方式， 在第七种可能的实现方式中， 测试装置的第五输入端 145用于输入对应第二选择器 120的第二输入端和第 三选择器 160的第二输入端的选择信号；

测试装置的第四输入端 144用于输入对应第一选择器 110的第一输入端 的选择信号；

测试装置的第一输入端 141用于输入对前一个被测电路进行测试后的测 试结果；

第一选择器 110用于根据测试装置的第四输入端 144输入的对应第一选 择器 110的第一输入端的选择信号， 确定将测试装置的第一输入端 141输入 的对前一个被测电路进行测试后的测试结果输出到 D触发器 130的 D输入 端；

D触发器 130用于在测试装置的第三输入端 143输入的时钟信号的脉冲 边沿将测试装置的第一输入端 141输入的对前一个被测电路进行测试后的测 试结果从 Q输出端输出；

测试装置的第二输出端 152用于将 Q输出端输出的对前一个被测电路进 行测试后的测试结果输出。

结合第一方面的第二种可能的实现方式， 在第八种可能的实现方式中， 测试装置的第五输入端 145用于输入对应第二选择器 120的第二输入端和第 三选择器 160的第二输入端的选择信号；

测试装置的第四输入端 144用于输入对应第一选择器 110的第二输入端 的选择信号；

测试装置的第二输入端 142用于输入前一测试装置输出的测试结果； 第一选择器 110用于根据测试装置的第四输入端 144输入的对应第一选 择器 110的第二输入端的选择信号， 确定将测试装置的第二输入端 142输入 的前一测试装置输出的测试结果输出到 D触发器 130的 D输入端；

D触发器 130用于在测试装置的第三输入端 143输入的时钟信号的脉冲 边沿将测试装置的第二输入端 142输入的前一测试装置输出的测试结果从 Q 输出端输出；

测试装置的第二输出端 152用于将 Q输出端输出的前一测试装置输出的 测试结果输出。

第二方面， 提供了一种测试装置， 其特征在于， 包括：

第一输入端 141， 第二输入端 142， 第三输入端 143， 第四输入端 144， 第五输入端 145， 处理单元 170， 第一输出端 151和第二输出端 152;

第一输入端 141与前一个被测电路相连，用于输入前一个被测电路的数 据信号或对前一个被测电路进行测试后的测试结果；

第二输入端 142与前一测试装置的激励信号 /测试结果输出端相连，用于 输入前一测试装置输出的测试激励信号或测试结果； 第三输入端 143与时钟信号源相连， 用于输入时钟信号； 第四输入端 144与选择信号控制器相连， 用于输入选择信号； 第五输入端 145与选择信号控制器相连， 用于输入选择信号； 第一输出端 151与后一个被测电路相连，用于向后一个被测电路输出数 据信号或试激励信号；

第二输出端 152与后一测试装置的激励信号 /测试结果输入端相连，用于 向后一测试装置输出测试激励信号或测试结果；

处理单元 170用于， 在第五输入端 145输入第一选择信号时， 将第一输 入端 141输入的前一个被测电路的数据信号从第一输出端 151输出到后一个 被测电路； 或者，

在第五输入端 145输入第二选择信号， 第四输入端 144输入第二选择信 号时， 在第三输入端 143输入的时钟信号的脉冲边沿， 将第二输入端 142输 入的测试激励信号， 从第一输出端 151输出到后一个被测电路， 并且从第二 输出端 152输出到后一测试装置； 或者，

在第五输入端 145输入第二选择信号， 第四输入端 144输入第一选择信 号时， 在第三输入端 143输入的时钟信号的脉冲边沿， 将第一输入端 141输 入的对前一个被测电路进行测试后的测试结果从第二输出端 152输出到后一 测试装置； 或者，

在第五输入端 145输入第二选择信号， 第四输入端 144输入第二选择信 号时， 在第三输入端 143输入的时钟信号的脉冲边沿， 将第二输入端 142输 入的前一测试装置输出的测试结果从第二输出端 152输出到后一测试装置。

第三方面， 提供了一种可测试性异步电路， 包括：

时钟产生电路 710和第一方面的测试装置 100;

时钟产生电路 710包括可变延迟模块 711和异或模块 712;

测试装置 100的第一输入端 141与可变延迟模块 711的输出端连接， 测 试装置 100的第一输出端 151与异或模块 712的第一输入端连接。

第四方面， 提供了一种可测试性异步电路， 包括：

自时钟电路 810， 第一测试装置 100a和第二测试装置 100b;

第一测试装置 100a和第二测试装置 100b为第一方面的测试装置； 自时钟电路 810包括时钟输入端 811， 可变延迟链模块 812， 时钟输出 端 813， 第一触发器 814， 第二触发器 815以及随机逻辑模块 816; 第一测试装置 100a的第一输入端 141a与时钟输入端 811连接， 第一测 试装置 100a的第一输出端 151a与可变延迟链模块 812的输入端连接， 第一 测试装置 100a的第三输出端 153a与第一触发器 814的时钟输入端连接； 第二测试装置 100b的第一输入端 141b与可变延迟链模块 812的输出端 连接， 第二测试装置 100b的第一输出端 151b与时钟输出端 813连接， 第二 测试装置 100b的第三输出端 153b与第二触发器 815的时钟输入端连接； 第一测试装置 100a的第三输入端 143a与第二测试装置 100b的第三输 入端 143b连接；

第一测试装置 100a的第二输出端 152a与第二测试装置 100b的第二输 入端 142b连接。

基于上述技术方案， 本发明实施例的测试装置和可测试性异步电路， 可 以将测试激励信号通过 D触发器输入被测电路，因而能够对异步电路输入测 试激励信号， 从而能够对异步电路进行测试。 附图说明

为了更清楚地说明本发明实施例的技术方案， 下面将对本发明实施例中 所需要使用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本 发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的 前提下， 还可以根据这些附图获得其他的附图。

图 1是^ =艮据本发明一个实施例的测试装置的示意性结构图。

图 2是^ =艮据本发明另一实施例的测试装置的示意性结构图。

图 3是^ =艮据本发明又一实施例的测试装置的示意性结构图。

图 4是根据本发明一个实施例的测试装置级联的示意图。

图 5是根据本发明另一实施例的测试装置级联的示意图。

图 6是根据本发明又一实施例的测试装置的示意性框图。

图 7是根据本发明一个实施例的可测试性异步电路的示意性结构图。 图 8是根据本发明另一实施例的可测试性异步电路的示意性结构图。 具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例是本发明的一部分实施例， 而不 是全部实施例。 基于本发明中的实施例， 本领域普通技术人员在没有作出创 造性劳动的前提下所获得的所有其他实施例， 都应属于本发明保护的范围。

图 1示出了根据本发明实施例的测试装置 100的示意性结构图。 如图 1 所示， 测试装置 100包括：

第一选择器 110， 第二选择器 120， D触发器 130， 第一输入端 141， 第 二输入端 142， 第三输入端 143， 第四输入端 144， 第五输入端 145和第一输 出端 151。

第一输入端 141可以与前一个被测电路相连， 可以输入数据信号或对前 一个被测电路进行测试后的测试结果。

第二输入端 142可以输入测试激励信号； 第二输入端 142可以与前一测 试装置的激励信号 /测试结果输出端相连， 即形成测试装置的级联，在这种情 况下， 第二输入端 142可以输入前一测试装置输出的测试激励信号或测试结 果。

第三输入端 143可以输入时钟信号。

第四输入端 144和第五输入端 145可以输入选择信号。

第一选择器 110和第二选择器 120分别具有两个输入端， 一个输出端和 一个选择信号端，可以分别根据选择信号端输入的选择信号选择将其中一个 输入端输入的信号从输出端输出。

第一选择器 110的第一输入端以及第二选择器 120的第一输入端与测试 装置 100的第一输入端 141连接。

第一选择器 110的第二输入端与测试装置 100的第二输入端 142连接。 应理解， 也可以表述为第一选择器 110的第二输入端作为测试装置 100的第 二输入端 142。

第一选择器 110的选择信号端与测试装置 100的第四输入端 144连接。 也就是说， 测试装置 100的第四输入端 144输入控制第一选择器 110的选择 信号。

D触发器 130具有时钟信号输入端、 D输入端和 Q输出端， 另外还可以 具有 输出端。 D触发器 130可以在时钟信号输入端输入的时钟信号的脉冲 边沿将 D输入端输入的信号从 Q输出端输出。

第一选择器 110的输出端与 D触发器 130的 D输入端连接。

D触发器 130的 Q输出端与第二选择器 120的第二输入端连接。 D触发器 130的时钟信号输入端与测试装置 100的第三输入端 143连接。 第二选择器 120的选择信号端与测试装置 100的第五输入端 145连接。 也就是说， 测试装置 100的第五输入端 145输入控制第二选择器 120的选择 信号。

第二选择器 120的输出端与测试装置 100的第一输出端 151连接。应理 解，也可以表述为第二选择器 120的输出端作为测试装置 100的第一输出端 151。

基于上述的连接关系， 第一选择器 110可以根据测试装置 100的第四输 入端 144输入的选择信号，确定将测试装置 100的第一输入端 141或测试装 置 100的第二输入端 142输入的信号输出到 D触发器 130的 D输入端；

D触发器 130可以在测试装置 100的第三输入端 143输入的时钟信号的 脉冲边沿将 D输入端输入的信号从 Q输出端输出；

第二选择器 120可以根据测试装置 100的第五输入端 145输入的选择信 号，确定将测试装置 100的第一输入端 141输入的信号或 Q输出端输出的信 号输出到测试装置 100的第一输出端 151。

因此， 本发明实施例的测试装置， 可以将第二输入端输入的测试激励信 号通过 D触发器后从第一输出端输出到被测电路，因而能够对异步电路输入 测试激励信号， 从而能够对异步电路进行测试。

在本发明实施例中， 可选地， 如图 2所示， 测试装置 100还可以包括： 第二输出端 152， 与 Q输出端连接。 第二输出端 152可以将 Q输出端的 信号输出。

通过第二输入端 142和第二输出端 152可以与其他测试装置形成级联。 具体地，第二输入端 142与前一测试装置的激励信号 /测试结果输出端（例如 本发明实施例的测试装置的第二输出端 152 )相连， 用于输入前一测试装置 输出的测试激励信号或测试结果； 第二输出端 152与后一测试装置的激励信 号 /测试结果输入端（例如本发明实施例的测试装置的第二输入端 142 )相连， 用于向后一测试装置输出测试激励信号或测试结果。

在本发明实施例中， 可选地， 如图 3所示， 测试装置 100还可以包括： 第三选择器 160和第三输出端 153。

第三选择器 160具有两个输入端， 一个输出端和一个选择信号端， 可以 根据选择信号端输入的选择信号选择将其中一个输入端输入的信号从输出 端输出。

第三选择器 160的第一输入端与测试装置 100的第一输入端 141连接。 第三选择器 160的第二输入端与测试装置 100的第三输入端 143连接。 第三选择器 160的选择信号端与测试装置 100的第五输入端 145连接， 也就是说， 测试装置 100的第五输入端 145输入同时控制第二选择器 120和 第三选择权 160的选择信号。

第三选择器 160的输出端与测试装置 100的第三输出端 153连接。应理 解，也可以表述为第三选择器 160的输出端作为测试装置 100的第三输出端

153。

基于上述的连接关系， 第三选择器 160可以根据测试装置 100的第五输 入端 145输入的选择信号选择将测试装置 100的第一输入端 141输入的信号 或测试装置 100的第三输入端 143输入的信号输出到测试装置 100的第三输 出端 153。

本发明实施例的测试装置可以与其他测试装置级联， 从而实现扫描测 试。 其他测试装置既可以是本发明实施例的测试装置， 也可以是现有的同步 电路中的测试装置。

图 4为本发明一个实施例的测试装置级联的示意图。 图 4中， 测试装置 100a,测试装置 100b和测试装置 100c为上述本发明实施例的测试装置 100。 测试装置 100a的第二输出端 152a与测试装置 100b的第二输入端 142b相连， 测试装置 100b的第二输出端 152b与测试装置 100c的第二输入端 142c相连。

图 5为本发明另一个实施例的测试装置级联的示意图。 图 5中， 测试装 置 100a， 测试装置 100b， 测试装置 100c和测试装置 100d为上述本发明实 施例的测试装置 100。测试装置 100a的第二输出端 152a与测试装置 100b的 第二输入端 142b相连； 测试装置 100b的下一级测试装置为同步电路的测试 装置，测试装置 100b的第二输出端 152b与下一级测试装置的激励信号 /测试 结果输入端相连； 测试装置 100c的上一级测试装置为同步电路的测试装置， 测试装置 100c的第二输入端 142c与上一级测试装置的激励信号 /测试结果输 出端相连； 测试装置 100c的第二输出端 152c与测试装置 100d的第二输入 端 142d相连。

在本发明一个实施例中， 可选地， 测试装置 100的第五输入端 145输入 对应第二选择器 120的第一输入端的选择信号； 测试装置 100的第一输入端 141输入数据信号；

第二选择器 120根据测试装置的第五输入端 145输入的对应第二选择器 120的第一输入端的选择信号， 确定将测试装置 100的第一输入端 141输入 的数据信号输出到测试装置 100的第一输出端 151。

本实施例为正常工作模式， 也就是说， 测试装置 100没有进行测试。 前 一级被测电路的数据信号从第一输入端 141进入测试装置 100， 从第一输出 端 151输出到下一级被测电路。 例如， 在图 4中， 数据信号从测试装置 100b 的第一输入端 141b进入测试装置 100b，从测试装置 100b的第一输出端 151b 输出到下一级被测电路。

在正常工作模式下， 测试装置 100对第一选择器 100不敏感， 通常此时 第二输入端 142和第三输入端 143可以输入一个固定电平。

测试装置 100 的第五输入端 145输入的选择信号可以称为模式选择信 号， 通过该模式选择信号可以选择正常工作模式或下述实施例中的测试模 式。 该模式选择信号为对应第二选择器 120的第一输入端的选择信号（第一 选择信号， 例如 0 ) 时选择正常工作模式， 该模式选择信号为对应第二选择 器 120的第二输入端的选择信号（第二选择信号， 例如 1 )时选择测试模式。

可选地， 在测试装置 100包括第三选择器 160， 即为图 3所示的测试装 置 100时， 第三选择器 160与第二选择器 120类似， 通过测试装置 100的第 五输入端 145输入的选择信号 （可以称为模式选择信号）， 选择正常工作模 式或测试模式。

具体地， 在这种情况下， 测试装置 100的第五输入端 145输入对应第二 选择器 120的第一输入端和第三选择器 160的第一输入端的选择信号；

测试装置 100的第一输入端 141输入数据信号；

第二选择器 120根据测试装置 100的第五输入端 145输入的对应第二选 择器 120的第一输入端和第三选择器 160的第一输入端的选择信号，确定将 测试装置 100的第一输入端 141输入的数据信号输出到测试装置 100的第一 输出端 151; 第三选择器 160根据测试装置 100的第五输入端 145输入的对 应第二选择器 120的第一输入端和第三选择器 160的第一输入端的选择信 号，确定将测试装置 100的第一输入端 141输入的数据信号输出到测试装置 100的第三输出端 153。

也就是说， 对于图 3所示的测试装置 100， 在正常工作模式， 前一级被 测电路的信号从第一输入端 141进入测试装置 100， 一路从第一输出端 151 输出， 另一路从第三输出端 153输出， 分别进入其他被测电路。 例如， 在图 5中， 数据信号从测试装置 100c的第一输入端 141c进入测试装置 100c， 一 路从测试装置 100c的第一输出端 151c输出到可变延迟链模块， 一路从测试 装置 100c的第三输出端 153c输出到触发器。

在本发明另一个实施例中， 可选地， 测试装置 100的第五输入端 145输 入对应第二选择器 120的第二输入端的选择信号；

测试装置 100的第四输入端 144输入对应第一选择器 110的第二输入端 的选择信号；

测试装置 100的第二输入端 142输入测试激励信号；

第一选择器 110根据测试装置 100的第四输入端 144输入的对应第一选 择器 110的第二输入端的选择信号， 确定将测试装置 100的第二输入端 142 输入的测试激励信号输出到 D触发器 130的 D输入端；

D触发器 130在测试装置 100的第三输入端 143输入的时钟信号的脉冲 边沿将测试装置 100的第二输入端 142输入的测试激励信号从 Q输出端输 出；

第二选择器 120根据测试装置 100的第五输入端 145输入对应第二选择 器 120的第二输入端的选择信号，确定将 Q输出端输出的测试激励信号输出 到测试装置 100的第一输出端 151。

本实施例为测试模式， 且为测试模式中的移位功能模式。 测试装置 100 的第五输入端 145输入对应第二选择器 120的第二输入端的选择信号，选择 测试模式。 在选择模式下， 通过测试装置 100的第四输入端 144输入的选择 信号选择移位功能模式或下述实施例中的捕获功能模式。 测试装置 100的第 四输入端 144输入的选择信号可以称为功能选择信号。该功能选择信号为对 应第一选择器 110的第一输入端的选择信号 （第一选择信号， 例如 0 ) 时选 择捕获功能模式， 该模式选择信号为对应第一选择器 110的第二输入端的选 择信号 （第二选择信号， 例如 1 ) 时选择移位功能模式。

在移位功能模式下， 第二输入端 142输入的信号被第一选择器 110选择 输出到 D触发器 130的 D输入端， 随着第三输入端 143输入的时钟信号通 过 D触发器 130从 Q输出端输出。 在不同的测试阶段， 第二输入端 142输 入的信号可以是测试激励信号或测试结果。 在第二输入端 142 输入测试激励信号时， 测试激励信号被第一选择器 110选择输出到 D触发器 130的 D输入端，随着时钟信号通过 D触发器 130 从 Q输出端输出。

Q输出端输出的测试激励信号被第二选择器 120选择输出到第一输出端 151， 从而施加给被测电路。

可选地， Q输出端输出的信号还可以从第二输出端 152传递到下一测试 装置 （例如在图 4和图 5所示的场景中）， 在第二输入端 142输入测试激励 信号时， 可以实现测试激励信号的串行传递； 在第二输入端 142输入测试结 果时， 可以实现测试结果的串行传递。

可选地， 对于图 3所示的测试装置 100， 在测试模式中的移位功能模式 下， 具体地， 测试装置 100的第五输入端 145输入对应第二选择器 120的第 二输入端和第三选择器 160的第二输入端的选择信号；

测试装置 100的第四输入端 144输入对应第一选择器 110的第二输入端 的选择信号；

测试装置 100的第二输入端 142输入测试激励信号；

第一选择器 110根据测试装置 100的第四输入端 144输入对应第一选择 器 110的第二输入端的选择信号， 确定将测试装置 100的第二输入端 142输 入的测试激励信号输出到 D触发器 130的 D输入端；

D触发器 130在测试装置 100的第三输入端 143输入的时钟信号的脉冲 边沿将测试装置 100的第二输入端 142输入的测试激励信号从 Q输出端输 出；

测试装置 100的第二输出端 152将 Q输出端输出的测试激励信号输出； 第二选择器 120根据测试装置 100的第五输入端 145输入对应第二选择 器 120的第二输入端和第三选择器 160的第二输入端的选择信号， 确定将 Q 输出端输出的测试激励信号输出到测试装置 100的第一输出端 151 ;

第三选择器 160根据测试装置 100的第五输入端 145输入对应第二选择 器 120的第二输入端和第三选择器 160的第二输入端的选择信号，确定将测 试装置 100的第三输入端 143输入的时钟信号输出到测试装置 100的第三输 出端 153。

在包括第三选择器 160时， 在测试模式下， 第三选择器 160选择第三输 入端 143输入的时钟信号输出到第三输出端 153。 这样可以给电路中的其他 模块输入时钟信号， 以便于其他模块的扫描测试。 例如， 在图 5中， 从 153c 和 153d输出时钟信号给电路中的触发器。

在本发明另一个实施例中， 可选地， 测试装置 100的第五输入端 145输 入对应第二选择器 120的第二输入端和第三选择器 160的第二输入端的选择 信号；

测试装置 100的第四输入端 144输入对应第一选择器 110的第一输入端 的选择信号；

测试装置 100的第一输入端 141输入对前一个被测电路进行测试后的测 试结果；

第一选择器 110根据测试装置 100的第四输入端 144输入对应第一选择 器 110的第一输入端的选择信号， 确定将测试装置 100的第一输入端 141输 入的对前一个被测电路进行测试后的测试结果输出到 D触发器 130的 D输 入端；

D触发器 130在测试装置 100的第三输入端 143输入的时钟信号的脉冲 边沿将测试装置 100的第一输入端 141输入的对前一个被测电路进行测试后 的测试结果从 Q输出端输出；

测试装置 100的第二输出端 152将 Q输出端输出的对前一个被测电路进 行测试后的测试结果输出。

本实施例为测试模式中的捕获功能模式。 测试装置 100 的第五输入端 145输入对应第二选择器 120的第二输入端和第三选择器 160的第二输入端 的选择信号，选择测试模式。在测试模式下，测试装置 100的第四输入端 144 输入对应第一选择器 110的第一输入端的选择信号， 选择捕获功能模式。

在给各个被测电路施加测试激励信号后， 各个被测电路输出测试结果， 对前一个被测电路进行测试后的测试结果从测试装置 100的第一输入端 141 输入到测试装置 100。 在捕获功能模式中， 第一输入端 141输入的对前一个 被测电路进行测试后的测试结果被第一选择器 110选择输出到 D触发器 130 的 D输入端， 随着时钟信号通过 D触发器 130从 Q输出端输出， 从而到第 二输出端 152。

可选地， Q输出端输出的测试结果还可以从第二输出端 152传递到下一 测试装置 （例如在图 4和图 5所示的场景中）， 在移位功能模式下还可实现 测试结果的串行传递， 并最终输出到芯片外。 具体地， 测试装置 100的第五输入端 145输入对应第二选择器 120的第 二输入端和第三选择器 160的第二输入端的选择信号；

测试装置 100的第四输入端 144输入对应第一选择器 110的第二输入端 的选择信号；

测试装置 100的第二输入端 142输入前一测试装置输出的测试结果； 第一选择器 110根据测试装置 100的第四输入端 144输入的对应第一选 择器 110的第二输入端的选择信号， 确定将测试装置 100的第二输入端 142 输入的前一测试装置输出的测试结果输出到 D触发器 130的 D输入端；

D触发器 130在测试装置 100的第三输入端 143输入的时钟信号的脉冲 边沿将测试装置 100的第二输入端 142输入的前一测试装置输出的测试结果 从 Q输出端输出；

测试装置 100的第二输出端 152将 Q输出端输出的前一测试装置输出的 测试结果输出。

也就是说， 在测试装置级联时（例如图 4或图 5所示的场景）， 在捕获 功能模式下， 每一级的检测结果被输出到相应的测试装置的第二输出端， 进 而到达与之相连的下一级测试装置的第二输入端， 再切换到移位功能模式， 每一级测试装置的第二输入端输入的测试结果通过各自的 D触发器后从各 自的第二输出端输出， 进而可以实现测试结果的串行传递， 并最终输出到芯 片外。

本发明实施例的测试装置，通过级联能够实现测试激励信号的串行传递 和测试结果的串行传递， 从而能够实现对异步电路的扫描测试。

图 6示出了根据本发明另一实施例的测试装置 600的示意性框图。如图 6所示， 测试装置 600包括： 第一输入端 141， 第二输入端 142， 第三输入端 143， 第四输入端 144， 第五输入端 145， 处理单元 170， 第一输出端 151和 第二输出端 152。

第一输入端 141与前一个被测电路相连，用于输入前一个被测电路的数 据信号或对前一个被测电路进行测试后的测试结果；

第二输入端 142与前一测试装置的激励信号 /测试结果输出端相连，用于 输入前一测试装置输出的测试激励信号或测试结果；

第三输入端 143与时钟信号源相连， 用于输入时钟信号；

第四输入端 144与选择信号控制器相连， 用于输入选择信号； 第五输入端 145与选择信号控制器相连， 用于输入选择信号； 第一输出端 151与后一个被测电路相连，用于向后一个被测电路输出数 据信号或试激励信号；

第二输出端 152与后一测试装置的激励信号 /测试结果输入端相连，用于 向后一测试装置输出测试激励信号或测试结果。

处理单元 170可实现前述第一选择器 110， 第二选择器 120， D触发器 130以及第三选择器 160的功能。

具体地， 处理单元 170在第五输入端 145输入第一选择信号时， 将第一 输入端 141输入的前一个被测电路的数据信号从第一输出端 151输出到后一 个被测电路； 或者，

在第五输入端 145输入第二选择信号， 第四输入端 144输入第二选择信 号时， 在第三输入端 143输入的时钟信号的脉冲边沿， 将第二输入端 142输 入的测试激励信号， 从第一输出端 151输出到后一个被测电路， 并且从第二 输出端 152输出到后一测试装置； 或者，

在第五输入端 145输入第二选择信号， 第四输入端 144输入第一选择信 号时， 在第三输入端 143输入的时钟信号的脉冲边沿， 将第一输入端 141输 入的对前一个被测电路进行测试后的测试结果从第二输出端 152输出到后一 测试装置； 或者，

在第五输入端 145输入第二选择信号， 第四输入端 144输入第二选择信 号时， 在第三输入端 143输入的时钟信号的脉冲边沿， 将第二输入端 142输 入的前一测试装置输出的测试结果从第二输出端 152输出到后一测试装置。

本发明实施例的测试装置， 能够实现测试激励信号的串行传递和测试结 果的串行传递， 能够实现对异步电路的扫描测试。

以上描述了本发明实施例的测试装置， 下面描述应用本发明实施例的测 试装置的可测试性异步电路。

图 7 示出了根据本发明实施例的可测试性异步电路 700 的示意性结构 图。 如图 7所示， 可测试性异步电路 700包括： 时钟产生电路 710和前述的 测试装置 100。

时钟产生电路 710包括可变延迟模块 711和异或模块 712。 该电路功能 是产生时钟信号， token是不断翻转（翻转时间不定） 的电平信号， 所以大 部分状态下该电路都是输出 0， 只有在 token翻转时才会出现短时间的 1， 因 此在不应用测试装置 100时很难检测电路好坏。

在本发明实施例中， 在可变延迟模块 711 之后的路径上加入测试装置 100。 也就是说， 测试装置 100位于可变延迟模块 711和异或模块 712之间， 测试装置 100的第一输入端 141与可变延迟模块 711的输出端连接， 测试装 置 100的第一输出端 151与异或模块 712的第一输入端连接。

在正常工作模式下， 从可变延迟模块 711输出的信号从测试装置 100的 第一输入端 141进入测试装置 100， 从测试装置 100的第一输出端 151输出 到异或模块 712。

在测试模式下， 测试装置 100的第三输入端 143输入时钟信号； 测试装置 100的第二输入端 142输入测试激励信号；

第二输入端 142输入的测试激励信号从第一输出端 151输出， 进入异或 模块 712， 从而能够对电路进行测试。

图 8 示出了根据本发明实施例的可测试性异步电路 800 的示意性结构 图。 如图 8所示， 可测试性异步电路 800包括： 自时钟电路 810， 第一测试 装置 100a和第二测试装置 100b。

第一测试装置 100a和第二测试装置 100b为图 3所示的测试装置 100。 自时钟电路 810包括时钟输入端 811， 可变延迟链模块 812， 时钟输出 端 813， 第一触发器 814， 第二触发器 815以及随机逻辑模块 816。

第一测试装置 100a位于时钟输入端 811与可变延迟链模块 812之间， 第一测试装置 100a的第一输入端 141a与时钟输入端 811连接， 第一测试装 置 100a的第一输出端 151a与可变延迟链模块 812的输入端连接， 第一测试 装置 100a的第三输出端 153a与第一触发器 814的时钟输入端连接。

第二测试装置 100b位于可变延迟链模块 812与时钟输出端 813之间， 第二测试装置 100b的第一输入端 141b与可变延迟链模块 812的输出端连接， 第二测试装置 100b的第一输出端 151b与时钟输出端 813连接， 第二测试装 置 100b的第三输出端 153b与第二触发器 815的时钟输入端连接。

第一测试装置 100a的第三输入端 143a与第二测试装置 100b的第三输 入端 143b连接， 可输入统一的扫描时钟信号。

第一测试装置 100a的第二输出端 152a与第二测试装置 100b的第二输 入端 142b连接。

在正常工作模式下， 从时钟输入端 811输入的时钟信号从第一测试装置 100a第一输入端 141a进入第一测试装置 100a， 一路从第一测试装置 100a 的第一输出端 151a输出， 进入可变延迟链模块 812， 另一路从第一测试装置 100b的第三输出端 153a输出， 进入第一触发器 814; 从可变延迟链模块 812 输出的时钟信号从第二测试装置 100b第一输入端 141b进入第二测试装置 100b,一路从第二测试装置 100b的第一输出端 151b输出到时钟输出端 813， 另一路从第二测试装置 100b的第三输出端 153b输出，进入第二触发器 815。

在测试模式下的移位功能模式下，第一测试装置 100a的第三输入端 143a 和第二测试装置 100b的第三输入端 143b输入扫描时钟信号；

第一测试装置 100a的第二输入端 142a输入测试激励信号， 测试激励信 号从第一测试装置 100a的第一输出端 151a输出到可变延迟链模块 812， 以 实现对可变延迟链模块 812的测试；

第一测试装置 100a的第二输出端 152a将测试激励信号输出到第二测试 装置 100b的第二输入端 142b， 以实现测试激励信号的串行传递；

第一测试装置 100a的第三输出端 153a将扫描时钟信号输出到第一触发 器 814， 从而给第一触发器 814提供统一的扫描时钟信号。

第二测试装置 100b的第三输出端 153b将扫描时钟信号输出到第二触发 器 815， 从而给第二触发器 815提供统一的扫描时钟信号。

在可变延迟链模块 812的测试结果输出到第二测试装置 100b的第一输 入端 141b 时， 切换到测试模式下的捕获功能模式， 将可变延迟链模块 812 输出的测试结果从第二测试装置 100b的第二输出端 152b输出。

在级联的情况下， 在捕获功能模式后， 再切换到移位功能模式， 测试结 果从第二测试装置 100b的第二输出端 152b传递到下一测试装置， 进而实现 测试结果的串行传递， 并最终输出到芯片外。 因此， 本发明实施例的可测试 性异步电路能够实现对异步电路的扫描测试。

应理解， 以上描述中的具体的例子只是为了帮助本领域技术人员更好地 理解本发明实施例， 而非限制本发明实施例的范围。

本领域普通技术人员可以意识到， 结合本文中所公开的实施例描述的各 示例的单元及算法步骤， 能够以电子硬件、 计算机软件或者二者的结合来实 现， 为了清楚地说明硬件和软件的可互换性， 在上述说明中已经按照功能一 般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执 行， 取决于技术方案的特定应用和设计约束条件。 专业技术人员可以对每个 特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超 出本发明的范围。

在本申请所提供的几个实施例中， 应该理解到， 所揭露的系统、 装置和 方法， 可以通过其它的方式实现。 例如， 以上所描述的装置实施例仅仅是示 意性的， 例如， 所述单元的划分， 仅仅为一种逻辑功能划分， 实际实现时可 以有另外的划分方式， 例如多个单元或组件可以结合或者可以集成到另一个 系统， 或一些特征可以忽略， 或不执行。 另夕卜， 所显示或讨论的相互之间的 耦合或直接辆合或通信连接可以是通过一些接口、装置或单元的间接辆合或 通信连接， 也可以是电的， 机械的或其它的形式连接。 为单元显示的部件可以是或者也可以不是物理单元， 即可以位于一个地方， 或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或 者全部单元来实现本发明实施例方案的目的。

另外， 在本发明各个实施例中的各功能单元可以集成在一个处理单元 中， 也可以是各个单元单独物理存在， 也可以是两个或两个以上单元集成在 一个单元中。 上述集成的单元既可以釆用硬件的形式实现， 也可以釆用软件 功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销 售或使用时， 可以存储在一个计算机可读取存储介质中。 基于这样的理解， 本发明的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方 案的全部或部分可以以软件产品的形式体现出来， 该计算机软件产品存储在 一个存储介质中， 包括若干指令用以使得一台计算机设备（可以是个人计算 机， 服务器， 或者网络设备等）执行本发明各个实施例所述方法的全部或部 分步骤。 而前述的存储介质包括： U盘、 移动硬盘、 只读存储器 （ROM， Read-Only Memory ). 随机存取存储器（RAM, Random Access Memory )、 磁碟或者光盘等各种可以存储程序代码的介质。

以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到各种等效的修改或替换， 这些修改或替换都应涵盖在本发明的保护范围 之内。 因此， 本发明的保护范围应以权利要求的保护范围为准。