用于改进垂直场效应器件的封装的器件体系结构和方法

摘要

公开了半导体场效应器件，其利用与八边形或逆八边形栅极沟槽组合的八边形或逆八边形深沟槽超结。场效应器件实现了改进的封装密度、改进的电流密度以及改进的导通电阻，同时保持与本地的光掩模处理的45°角度的倍数的可兼容性，并且具有良好地特征化的（010）、（100）以及（110）（及其等效的）硅侧壁表面，用于选择性的外延重新填充以及栅极氧化，从而导致改进的可缩放性。通过使每个侧壁表面的相对长度变化，可以在没有附加的处理步骤的情况下实现具有不同阈值电压的器件。将沟槽与变化的侧壁长度混合还考虑到选择性外延重新填充期间的应力平衡。

说明书

技术领域

本发明一般涉及用于利用三维八边形以及逆八边形结构来改进垂直半导体器件的封装密度的方法和技术。

背景技术

多年来，高性能功率电子器件的制造商和开发者已经寻求改进分立电子组件的功率处理密度。

然而，对于功率电子器件来说，需要通过技术而不是减少器件尺寸来实现改进的功率密度。需要创新的器件体系结构，其允许更大的每单位面积电流、更高的电压、更低的导通电阻以及更短的开关时间。这样的器件体系结构将提供更大的功率密度，导致更小的功率电子开关系统，它们还将提供更快和更高效的开关，导致减小的能量消耗和减小的热生成。

发明内容

本发明是半导体器件体系结构，其改进了利用垂直功率MOSFET器件可实现的功率密度，并且提供了用于进一步按比例决定功率密度的方法。

根据优选实施例，垂直功率场效应器件，诸如MOSFET或IGBT，利用与八边形或逆八边形栅极沟槽组合的八边形或逆八边形深沟槽超结。八边形和/或逆八边形几何形状形成用于创建电荷补偿区以及栅极区的图案。八边形和/或逆八边形几何形状是利用在45度的倍数（45°、90°、135°、180°、225°和270°）下的顶点以及135°的内角画出，使得在生成掩模时，这些几何形状可以无误差地分裂为矩形和梯形，并且使得这些几何形状暴露出具有已知氧化和外延沉积特性的{010}、{001}和{110}晶格平面和它们的等效硅侧壁表面。在器件处理期间选择性的外延重新填充以及栅极氧化导致改进的可缩放性（scalability）。器件还实现了具有改进的封装密度、改进的电流密度以及改进的导通电阻的场效应器件，同时保持与本地的光掩模处理的45°角度的倍数的可兼容性。另外，通过使每个侧壁表面的长度变化，可以在没有附加的处理步骤的情况下实现具有不同阈值电压的器件。另外，将沟槽与变化的侧壁长度组合考虑到选择性外延重新填充期间的应力平衡。

在第一实施例中，通过使用八边形或逆八边形表面图案来将深沟槽蚀刻到具有第一掺杂类型的半导体材料中（其可以是用于MOSFET以及某些类型的IGBT的外延半导体材料，以及用于其它类型的IGBT的非外延半导体材料），并且随后以第二掺杂类型的掺杂选择性外延材料（SEG或选择性外延生长）重新填充沟槽以形成电荷补偿区域，来形成电荷补偿区（彼此电荷补偿的n柱和p柱）。

可替换地，在另一实施例中，沟槽的侧壁可以被注入，以便以第一掺杂类型对其进行掺杂，并且随后以第二掺杂类型的掺杂选择性外延材料进行重新填充，以形成电荷补偿区域。

可替换地，在另一实施例中，沟槽的侧壁可以被注入，以便以第二掺杂类型对其进行掺杂，以形成电荷补偿区域，此后，沟槽以绝缘材料进行重新填充。

在形成八边形或逆八边形电荷补偿区域之后，将栅极沟槽以八边形或逆八边形图案蚀刻到硅中。绝缘层生长或沉积在栅极沟槽中，此后，诸如多晶硅的栅极电极材料沉积在栅极沟槽中以完成它们的形成。

附图说明

图1图示包含八边形电荷补偿沟槽区和逆八边形栅极沟槽区的场效应器件布局。图1还识别了参与沟槽侧壁的硅侧壁平面中的一些。

图2A图示具有八边形电荷补偿区域以及逆八边形栅极沟槽的场效应器件的优选实施例，其中电荷补偿区域包括n型外延柱和p型沟槽柱。

图2B图示具有八边形电荷补偿区域以及逆八边形栅极沟槽的场效应器件的优选实施例，其中电荷补偿区域包括外延n型材料、离子注入n柱和p型沟槽柱。

图2C图示具有八边形电荷补偿区域以及逆八边形栅极沟槽的场效应器件的优选实施例，其中电荷补偿区域包括n型外延柱、离子注入p型柱以及绝缘沟槽重新填充。

图3A是用于构造具有八边形几何形状的超结垂直场效应器件的方法的优选实施例的流程图。

图3B是用于构造具有八边形几何形状的超结垂直场效应器件的方法的替换的实施例的流程图。

图3C是用于构造具有八边形几何形状的超结垂直场效应器件的方法的替换的实施例的流程图。

具体实施方式

虽然以下详细论述了本公开的各种实施例的制成和使用，但应理解，本公开提供了许多可以体现在各种各样的具体上下文中的可应用创造性概念。在此论述的具体实施例仅是用来制成和使用本发明的具体方式的例证性的而不限制本发明的范围。

在描述晶体学晶格平面时，使用标注{hkl}，其代表由Miller指数h、k和l指明的（hkl）晶格平面的等效晶格平面的家族。

参照图1，示出用于超结场效应器件的集合的器件布局。图1是图示该超结场效应器件的集合的几何布置的硅晶片布局的一部分的俯视图。每个场效应器件包括覆盖在电荷补偿区上面的栅极区150。栅极区150由栅极沟槽侧壁105和栅极沟槽侧壁106作为边界。栅极区150是包围并且在电荷补偿区上方的逆八边形结构。

在Si晶片下方，区112和100占据不是深沟槽区160的所有面积。在使用中，垂直场效应器件的组一般被金属化以作为单个器件并行地操作。

MOSFET场效应器件利用n+掺杂基底衬底在外延Si晶片上构造，或者利用n-掺杂衬底在非外延Si晶片上构造。IGBT场效应器件利用n-掺杂衬底在非外延Si晶片上构造。两个器件的衬底被切割，使得硅晶片的顶表面和底表面与等效{100}晶格平面共面。在优选实施例中，限定栅极区150的八边形区域的外部沟槽侧壁与硅晶体学平面{001}晶格平面140、{010}晶格平面120以及{110}晶格平面130相符合。

图1中示出的几何布置展现由六边形布局170指示的六边形对称性。在替换的实施例中，器件布局可以展现非六边形对称性的对称性或除了六边形对称性以外的对称性。

绘出八边形几何形状，其具有在45度角的倍数（45°、90°、135°、180°、225°和270°）处的顶点以及135°的内角，从而保持与本地光掩模处理的可兼容性。当创建掩模时，八边形几何形状可以分裂为矩形和梯形，从而在没有光掩模网格误差的情况下限定出垂直场效应器件。八边形几何形状暴露出具有已知氧化和外延沉积特性的{010}、{001}和{110}晶格平面以及它们的等效硅侧壁表面。此外，通过使八边形侧壁表面相对于彼此的长度变化，可以实现具有不同阈值电压的器件，而没有附加的处理步骤。此外，形成并且混合具有变化的侧壁长度的沟槽考虑到在选择性外延重新填充期间的应力平衡。器件在具有改进的封装密度、改进的电流密度以及改进的导通电阻的情况下实现了场效应。

导通电阻是半导体器件在其通过将特定电压和/或电流施加至其端子而偏置于“导通状态”中时的电阻（“导通状态”意味着使得电流能够从器件输入端子流动到输出端子）。对于MOSFET，例如，当Vd被设定为0.1V而栅极电压（Vg）被设定为10V时，导通电阻通常被限定为漏极电流（Id）除漏极电压（Vd）。

图2A示出图1的截面“AA”的优选实施例。垂直MOSFET场效应器件200包括n+衬底202，其在底表面上被金属化以形成漏极电极218。N+衬底202与n-柱204和p-柱206接触，n-柱204和p-柱206彼此相邻并且一起形成电荷补偿区205。n-柱204和p-柱206还与p-型体区域208接触。

N+源极电极214与p-型体区域208相邻。P-型体区域208包括p+体接触电极209，其相对于n+源极电极214电短路以避免形成在n+源极电极、p-型体区域以及漏极电极之间的寄生双极结晶体管的意外激发（excitation）。

栅极区210由n-柱204上方的逆八边形沟槽形成并且由薄壁的绝缘氧化物层212与n-柱204、p-柱206以及p-型体区域208分开。栅极区210用相邻于氧化物层212的栅极电极材料填充并且具有接触栅极电极材料的金属化层211。金属化层211与栅极电极216电接触。

在优选实施例中，氧化物层212是二氧化硅层而栅极电极材料是多晶硅（多晶体Si）材料。

参照图2B，公开了垂直场效应器件的第二实施例。垂直MOSFET场效应器件220包括n+衬底222，其在底表面上被金属化以形成漏极电极238。N+衬底222与n-型外延层223、n-柱层224以及p-柱层226接触。N-型外延层223具有第一掺杂（基本上是本征的，并且具有小于5×10¹³的掺杂水平），n-柱层224与基本上本征的外延层223相邻并且具有不同于第一掺杂的第二掺杂（具有在1×10¹⁴与1×10¹⁷之间的掺杂水平）。P-柱层226与n-柱层224相邻并且具有第三掺杂（p型，具有在1e¹⁴与1e¹⁷之间的掺杂水平）。N-型外延层223、n-柱层224以及p-柱层226一起形成电荷补偿区225。N-柱层224和p-柱226还与p-型体区域228接触。

N+源极电极234与p-型体区域228相邻。P-型体区域228包括p+体接触电极229，其相对于n+源极电极234电短路以避免形成在n+源极电极、p-型体区域以及漏极电极之间的寄生双极结晶体管的意外激发。

栅极区230在第一n-柱外延层223和第二n-柱层224上方被形成为逆八边形沟槽，其中薄壁的绝缘氧化物层232将栅极电极材料与n-型外延层和n-柱分开。栅极区230用与氧化物层232相邻的栅极电极材料填充并且具有接触栅极电极材料的金属化层231。金属化层231与栅极电极236电接触。

在优选实施例中，氧化物层232是二氧化硅层而栅极电极材料是多晶硅（多晶体Si）材料。

参照图2C，公开了垂直场效应器件的第三实施例。垂直MOSFET场效应器件250包括n+衬底252，其在底表面上被金属化以形成漏极电极268并且与{100}晶格平面共面。N+衬底252与n-柱254以及p-柱256接触，n-柱254和p-柱256彼此相邻并且一起形成电荷补偿区255。N-柱254和p-柱256还与绝缘沟槽层253以及p-型体区域258接触。n+源极电极264与p-型体区域258相邻。P-型体区域258包括p+体接触电极259，其相对于n+源极电极264电短路以避免形成在n+源极电极、p-型体区域以及漏极电极之间的寄生双极结晶体管的意外激发。

栅极区260在n-柱254上方被形成为逆八边形沟槽，并由薄壁的绝缘氧化物层262与n-柱254和p-型体区域258分开。栅极区260用与氧化物层262相邻的栅极电极材料填充并且具有接触栅极电极材料的金属化层261。金属化层261与栅极电极266电接触。

在优选实施例中，氧化物层262是二氧化硅层而栅极电极材料是多晶硅（多晶体Si）材料。

参照图3A，描述了用于构造如图2A中的超结MOSFET场效应器件的集合的方法300。在步骤302，方法开始于生长取向为与{100}晶格平面共面的n+掺杂衬底。在步骤304，第一掺杂水平的n-材料的n-型外延层在n+掺杂衬底上方外延生长。在步骤306，应用合适的掩模并且将深八边形沟槽蚀刻到n-型外延层中，其中八边形沟槽的边缘与n+掺杂衬底的{010}、{110}和{001}平面对齐。

在优选实施例中，沟槽的底部暴露出n+衬底。在另一实施例中，沟槽的底部未暴露出n+衬底。

在步骤308，第二掺杂水平的p-型外延层被沉积在沟槽中。在步骤310，第三掺杂水平的p-型体层被注入到n-型和p-型外延层中并且在n-型和p-型外延层上方。在步骤316，应用合适的掩模并且蚀刻逆八边形栅极沟槽通过p-型体层并且到n-型外延层中。在步骤318，薄栅极氧化物层生长或沉积在栅极沟槽中，与n-型外延层、p-型体层和n+源极区域接触。在步骤320，诸如多晶硅的栅极材料被沉积在栅极沟槽中，与薄栅极氧化物层接触并且被内蚀刻到与顶表面基本上共面。在步骤321，应用掩模并且注入n+源极结，随后应用另一掩模并且注入p+体接触结。在步骤322，应用合适的掩模并且金属化被沉积在栅极材料和n+源极结上方以分别形成栅极和源极电极。在步骤324，n+衬底的底表面被金属化以形成漏极电极。

参照图3B，描述了用于构造如图2B中的超结MOSFET场效应器件的集合的方法330。在步骤332，方法开始于生长取向为与{100}晶格平面共面的n+掺杂衬底。在步骤334，基本上本征的n-型外延层在n+掺杂衬底上外延生长。在步骤336，应用合适的掩模并且从n-型外延层蚀刻八边形沟槽，其中八边形沟槽的侧壁与n+衬底的{001}、{010}和{110}晶格平面对齐。

在优选实施例中，沟槽的底部暴露出n+衬底。在另一实施例中，沟槽的底部未暴露出n+衬底。

在步骤338，使用离子注入对八边形沟槽的侧壁进行注入以形成第一掺杂水平的n-柱层。在步骤340，第二掺杂水平的p-柱层被沉积到八边形沟槽中以接触n-柱层并且重新填充沟槽。在优选实施例中，p-柱层是p-型外延材料。在步骤342，第三掺杂水平的p-型体层被注入到基本上本征的n-型外延层、n-柱层和p-柱层中并且在基本上本征的n-型外延层、n-柱层和p-柱层上方。在步骤348，应用另一掩模并且蚀刻栅极沟槽通过p-型体层并且到n-柱和p-柱层中。在步骤350，薄栅极氧化物层生长或沉积在栅极沟槽中，与n-柱层、p-型体层和n+源极区域接触。在步骤352，诸如多晶硅的栅极材料被沉积在栅极沟槽中，与薄栅极氧化物层接触并且被内蚀刻到与顶表面基本上共面。在步骤353，应用掩模并且注入n+源极结，随后应用另一掩模并且注入p+体接触结。在步骤354，应用合适的掩模并且金属化被沉积在栅极材料和n+源极结上方以分别形成栅极和源极电极。在步骤356，n+衬底的底侧被金属化以形成漏极电极。

参照图3C，描述了用于构造如图2C中的超结MOSFET场效应器件的集合的方法360。在步骤362，方法开始于生长取向为与{100}晶格平面共面的n+掺杂衬底。在步骤364，第一掺杂水平的n-材料的n-型外延层在n+掺杂衬底上方外延生长。在步骤366，应用合适的掩模并且将深八边形沟槽蚀刻到n-型外延层中，其中八边形沟槽的边缘与n+衬底的{010}、{110}和{001}晶格平面对齐。

在优选实施例中，沟槽的底部暴露出n+衬底。在另一实施例中，沟槽的底部未暴露出n+衬底。

在步骤368，第二掺杂水平的p-柱层被注入到与八边形沟槽的n-型外延层相邻的侧壁中。在步骤370，用诸如SiO₂的绝缘材料重新填充八边形沟槽以形成与p-柱层接触的绝缘体层。在步骤372，第三掺杂水平的p-型体层被注入到n-型外延层和p-柱层中并且在n-型外延层和p-柱层上方，相邻于绝缘体层。在步骤378，应用掩模并且蚀刻栅极沟槽通过p-型体层并且到n-型外延层中。在步骤380，薄栅极氧化物层生长或沉积在栅极沟槽中，与n-型外延层和p-型体层接触。在步骤382，诸如多晶硅的栅极材料被沉积在栅极沟槽中，与薄栅极氧化物层接触并且内蚀刻到与顶表面基本上共面。在步骤383，应用掩模并且注入n+源极结，随后应用另一掩模并且注入p+体接触结。在步骤384，应用合适的掩模并且金属化被沉积在栅极材料和n+源极结上方以分别形成栅极和源极电极。在步骤386，n+衬底的底侧被金属化以形成漏极电极。

在本公开中呈现的实施例旨在提供本发明的可实现的示例，但不意图限制本发明。例如，除了Si以外的其他材料可以用作基底半导体材料。如需要的，可以针对n+区域、n-柱、p-柱和p-型体采用各种范围的掺杂水平。