垂直MOSFET中的双RESURF沟槽场板

摘要

本申请公开一种半导体器件(100)，其包括具有在垂直漂移区(110)的相对侧上的垂直降低表面场(RESURF)沟槽(112)的实例的垂直MOS晶体管(106)。垂直RESURF沟槽(112)包含在侧壁上的介电沟槽衬垫(114)、下场板(120)和上场板(122)。介电沟槽衬垫(114)在下场板与垂直漂移区(110)之间比在上场板与垂直漂移区(110)之间更厚。栅极(126)被设置在垂直漂移区(110)上方并且与上场板(122)分开。上场板(122)和下场板(120)被电耦合到垂直MOS晶体管的源极电极。

说明书

技术领域

本发明涉及半导体器件中的垂直MOS晶体管。

背景技术

垂直金属氧化物半导体(MOS)晶体管可以具有在垂直漂移区下方的漏极以及在垂直漂移区上方的栅极、体区和源极。可能期望的是针对MOS晶体管的给定工作电压而减小垂直漂移区的深度。

发明内容

一种半导体器件包含具有在垂直漂移区的相对侧上的垂直降低表面场(RESURF)沟槽的实例的垂直MOS晶体管。垂直RESURF沟槽包含在侧壁上的介电沟槽衬垫。垂直RESURF沟槽进一步包含在垂直RESURF沟槽的下部部分中的下场板和在该下场板上方的上场板。在下场板与垂直漂移区之间的介电沟槽衬垫比在上场板与垂直漂移区之间的介电沟槽衬垫更厚。栅极被设置在垂直漂移区上方并且与上场板分开。上场板和下场板电耦合到垂直MOS晶体管的源极电极。还公开了一种形成该半导体器件的方法。

附图说明

图1是具有垂直MOS晶体管的示例半导体器件的横截面图。

图2A-2H是示出在制造具有垂直MOS晶体管的半导体器件的示例方法中的各个阶段的横截面图。

图3A-3D是示出在图2A-2H的示例方法的变体中的各个阶段的横截面图。

图4A-4C是示出在图2A-2H的示例方法的另一变体中的各个阶段的横截面图。

图5A-5H是示出在制造具有另一垂直MOS晶体管的半导体器件的示例方法中的各个阶段的横截面图。

图6A-6D是示出在图2A-2H的示例方法的变体中的各个阶段的横截面图。

图7是具有垂直MOS晶体管的另一示例半导体器件的横截面图。

具体实施方式

降低表面场(RESURF)区是指减少相邻半导体区域中的电场的区域。RESURF区例如可以是与相邻的半导体区域具有相反导电类型的半导体区域。在Appels,J.A.et al.,"Thin Layer High Voltage Devices"Philips J.Res.,Vol.35,pp 1-13,1980中描述了示例性RESURF结构。

本文所公开的示例描述了n沟道垂直MOS晶体管。应当认识到，相应的p沟道垂直MOS晶体管可以通过掺杂剂的极性和导电类型的适当改变来形成。

图1示出具有垂直MOS晶体管的示例半导体器件100。半导体器件100被形成在衬底102中和衬底102上，该半导体器件100包括延伸到衬底102的顶表面104的半导体。垂直MOS晶体管106包括n型漏极接触区108，该n型漏极接触区108被设置在垂直MOS晶体管106的n型垂直漂移区110下方的衬底102中。垂直MOS晶体管106包括至少一个垂直RESURF沟槽112。垂直RESURF沟槽112的实例被设置在垂直漂移区110的相对侧(oppositesides)，延伸到衬底102的顶表面104附近。邻近垂直漂移区110的垂直RESURF沟槽的实例112可以是单一垂直RESURF沟槽112的多个部分或者可以是分离的垂直RESURF沟槽112。每个垂直RESURF沟槽112具有设置在垂直RESURF沟槽112的侧壁和底部上的介电沟槽衬垫114。介电沟槽衬垫114大多是二氧化硅，而且不具有氮化硅或碳化硅蚀刻停止层。每个垂直RESURF沟槽112包括设置在垂直RESURF沟槽112的下部部分中的介电沟槽衬垫114上的下场板120，该下场板120可以例如从垂直RESURF沟槽112的大致中间延伸到垂直RESURF沟槽112的底部。每个垂直RESURF沟槽112进一步包括设置在下场板120上方的介电沟槽衬垫114上的上场板122，并且该上场板122延伸到垂直MOS晶体管106的p型体区124。介电沟槽衬垫114在下场板120与垂直漂移区110之间比在上场板122与垂直漂移区110之间更厚。

垂直MOS晶体管106包括设置在接触体区124的栅极介电层128上的栅极126。在本示例中，栅极126是如图1所示的沟槽栅极。其它栅极结构例如平面栅极也在本示例的范围之内。栅极126通过衬底102的半导体材料与每个相邻的垂直RESURF沟槽112横向分开。n型源极区130被设置成邻接从垂直漂移区110相对的栅极介电层128和体区124。p型体接触区132从衬底102的顶表面104延伸到体区124。源极电极158电耦合到源极区130、体接触区132、上场板122以及下场板120。源极电极158可以如图1所示直接电耦合到上场板122的顶表面。源极电极158可以在辅助沟槽134处直接电耦合到下场板120，在该辅助沟槽134中，下场板120延伸到衬底102的顶表面104。源极电极158与下场板120之间的可替代电耦合结构也在本示例的范围之内。栅极126例如通过介电栅帽层136与源极电极158电隔离。垂直MOS晶体管106可以例如通过可选的场氧化物元件138在半导体器件100中被横向分开。场氧化物元件138可以通过浅槽隔离(STI)工艺或局部硅氧化(LOCOS)工艺来形成。

在垂直MOS晶体管106的工作过程中，上场板122和下场板120的组合保持垂直漂移区110中的电场处于期望的值，相比于具有单个场板的类似垂直MOS晶体管在垂直漂移区110中具有较高的掺杂浓度。因此，形成具有上场板122和下场板120的组合的垂直MOS晶体管106使得垂直MOS晶体管106能够比具有单个场板的类似垂直MOS晶体管更小，这有利地降低了半导体器件100的加工成本。

在垂直MOS晶体管106被设计成在高达40伏的电压下工作的本示例的一个版本中，垂直RESURF沟槽112可以是2.2微米至2.8微米深和600纳米至700纳米宽。介电沟槽衬垫114在接触下场板120的地方可以是200纳米至250纳米厚，并且在接触上场板122的地方可以是70纳米至80纳米厚。下场板120和上场板122可以具有1×10¹⁸cm^-3至1×10²⁰cm^-3的平均掺杂密度。垂直漂移区110可以是2.0微米至2.6微米宽并且具有2.0×10¹⁶cm^-3至2.2×10¹⁶cm^-3的平均掺杂密度。

在垂直MOS晶体管106被设计成在高达100伏的电压下工作的本示例的另一版本中，垂直RESURF沟槽112可以是6微米至7微米深和1.2微米至1.4微米宽。介电沟槽衬垫114在接触场板120的地方可以是400纳米到500纳米厚，并且在接触上场板122的地方可以是150纳米至200纳米厚。下场板120和上场板122可以具有1×10¹⁸cm^-3至1×10²⁰cm^-3的平均掺杂密度。垂直漂移区110可以是2.0微米至2.4微米宽并且具有1.8×10¹⁶cm^-3至2.0×10¹⁶cm^-3的平均掺杂密度。

在垂直MOS晶体管106被设计成在高达250伏的电压下工作的本示例的进一步的版本中，垂直RESURF沟槽112可以是13微米至17微米深和2.5微米至2.8微米宽。介电沟槽衬垫114在接触下场板120的地方可以是900纳米至1000纳米厚，并且在接触上场板122的地方可以是300纳米至400纳米厚。下场板120和上场板122可具有1×10¹⁸cm^-3至1×10²⁰cm^-3的平均掺杂密度。垂直漂移区110可以是2.3微米至2.7微米宽并且具有1.4×10¹⁶cm^-3至1.6×10¹⁶cm^-3的平均掺杂密度。

图2A-2H示出制造具有垂直MOS晶体管的半导体器件的示例性工艺中的各个阶段。

如图2A所示，半导体器件200被形成在衬底202中和衬底202上，该半导体器件200包括延伸到衬底202的顶表面204的半导体。垂直MOS晶体管206包括设置在垂直MOS晶体管206的n型垂直漂移区210下方的衬底202中的n型漏极接触区208。可选的场氧化物元件238可以在衬底202的顶表面204处形成。

垂直RESURF沟槽212形成在衬底202中的垂直漂移区210的至少两个相对侧上。在形成垂直RESURF沟槽212的同时，至少一个辅助沟槽234形成在邻近垂直MOS晶体管206的衬底202中。垂直RESURF沟槽212和辅助沟槽234可以例如通过在衬底202的顶表面204上方形成250纳米至450纳米的二氧化硅和/或氮化硅的硬掩模层，在暴露出用于垂直RESURF沟槽212和辅助沟槽234的区域中的硬掩模层的硬掩模层上方形成光刻胶的蚀刻掩模，以及去除暴露区域中的硬掩模层来形成。半导体材料随后从由用于垂直RESURF沟槽212和辅助沟槽234的硬掩模层所暴露的区域中的衬底202被去除。可以使用定时反应离子蚀刻(RIE)工艺从衬底202去除半导体材料，以达到垂直RESURF沟槽212和辅助沟槽234的期望深度。蚀刻掩膜中的光刻胶可以通过RIE工艺去除。硬掩模层和任何残留的光刻胶可以在形成垂直RESURF沟槽212和辅助沟槽234之后被去除。

第一热氧化物层240形成在垂直RESURF沟槽212和辅助沟槽234的侧壁和底部处，并可能在衬底202的顶表面204处。第一热氧化物层240可以是50纳米至200纳米厚。第一沉积二氧化硅层242形成在第一热氧化物层240上。第一沉积二氧化硅层242可以是200纳米至400纳米厚，并且可以通过亚常压化学汽相沉积(SACVD)工艺使用二氯硅烷和氧气来形成。可替代地，第一沉积二氧化硅层242可以通过等离子体增强化学气相沉积(PECVD)工艺使用原硅酸四乙酯(也称为四乙氧基硅烷或TEOS)来形成。第一沉积二氧化硅层242可以随后在退火步骤中被致密化。

第一多晶硅层244形成在垂直RESURF沟槽212和辅助沟槽234中的第一沉积二氧化硅层242上并在衬底202的顶表面204上方延伸。第一多晶硅层244可以例如在顶表面204上方为500纳米至700纳米厚。第一多晶硅层244可以在形成期间使用例如磷来掺杂，以具有1×10¹⁸cm^-3至5×10¹⁸cm^-3的平均掺杂密度。可替代地，第一多晶硅层244可以通过离子注入掺杂剂例如磷以1×10¹⁴cm^-3至5×10¹⁵cm^-3的剂量来掺杂，并且随后在900℃至1000℃下进行退火10至60分钟。

参考图2B，均厚回蚀工艺从衬底202的顶表面204上方的第一多晶硅层244除去多晶硅，使得第一多晶硅层244处于垂直RESURF沟槽212和辅助沟槽234内。

可以例如使用包括氟自由基的等离子体蚀刻或使用胆碱的湿法蚀刻来执行该均厚回蚀。辅助沟槽234中的第一多晶硅层244与垂直RESURF沟槽212中的第一多晶硅层244是连续的。辅助沟槽234中的第一多晶硅层244的顶表面与衬底202的顶表面204大致共面(例如，在200纳米内)。

参考图2C，回蚀掩模246形成在辅助沟槽234上方，以便暴露出垂直RESURF沟槽212。多晶硅蚀刻工艺从垂直RESURF沟槽212中的第一多晶硅层244去除多晶硅，使得第一多晶硅层244的剩余多晶硅在垂直RESURF沟槽212的下部部分中形成下场板220，该下场板220可以例如从垂直RESURF沟槽212的大致中间延伸到垂直RESURF沟槽212的底部。回蚀掩模246防止从辅助沟槽234去除多晶硅。回蚀掩模246在多晶硅蚀刻工艺完成之后被去除。

参考图2D，均厚氧化物回蚀工艺从衬底202的顶表面204上方并且从下场板220上方的垂直RESURF沟槽212去除第一沉积二氧化硅层242的至少一部分并且可能去除全部。下场板220防止从下场板220的顶部下方的垂直RESURF沟槽212去除第一沉积二氧化硅层242，并且第一多晶硅层244防止从辅助沟槽234去除第一沉积二氧化硅层242。在均厚氧化物回蚀工艺完成后，第一热氧化物层240的大部分和可能全部保留在垂直RESURF沟槽212的侧壁上。均厚氧化物回蚀工艺可以包括例如使用缓冲氢氟酸溶液的定时湿法蚀刻。示例性缓冲氢氟酸溶液是10份去离子水中的40％氟化铵和1份去离子水中的49％氢氟酸；此示例性缓冲氢氟酸表现出超过热氧化物蚀刻速率的两倍的致密SACVD二氧化硅的蚀刻速率。

参考图2E，第二沉积二氧化硅层248形成在第一热氧化物层240上方和下场板220上方。第二淀积二氧化硅层248可以是160纳米至280纳米厚，并且可以通过SACVD工艺或PECVD工艺形成。第二沉积二氧化硅层248可以随后在退火步骤中被致密化。

参考图2F，栅极沟槽250形成在垂直RESURF沟槽212之间的顶表面204处的衬底202中。栅极介电层228形成在栅极沟槽250中的衬底202上。第二多晶硅层252形成在栅极沟槽250中和垂直RESURF沟槽212中的半导体器件200的现有顶表面上。第二多晶硅层252可以例如在顶表面204上方是550纳米至700纳米厚。第二多晶硅层252可以在形成期间例如使用磷来掺杂，以具有1×10¹⁸cm^-3至5×10¹⁸cm^-3的平均掺杂密度。可替代地，第二多晶硅层252可以通过离子注入掺杂剂例如磷以1×10¹⁴cm^-2至5×10¹⁵cm^-2的剂量来掺杂，并且随后在900℃至1000℃下退火20至60分钟。第二多晶硅层252通过第二淀积二氧化硅层248与下场板220电隔离。

参考图2G，栅极蚀刻掩模254形成在栅极沟槽250上方的第二多晶硅层252上。栅极蚀刻工艺从由栅极蚀刻掩模254暴露出的第二多晶硅层252去除多晶硅，以形成垂直MOS晶体管206的栅极226。在栅极蚀刻工艺完成后，垂直RESURF沟槽212中的第二多晶硅层252的顶表面与衬底202的顶表面204大致共面(例如，在200纳米内)。垂直RESURF沟槽212中的第二多晶硅层252形成从下场板220向上延伸的上场板222。

下场板220通过第一热氧化物层240和第一沉积二氧化硅层242的组合与衬底202隔离。上场板222通过第一热氧化物层240和第二沉积二氧化硅层248的组合与衬底202隔离。第一热氧化物层240、第一沉积二氧化硅层242以及第二沉积二氧化硅层248提供设置在垂直RESURF沟槽212的侧壁和底部上的介电沟槽衬垫214。介电沟槽衬垫214大多是二氧化硅，并且不具有氮化硅或碳化硅蚀刻停止层。介电沟槽衬垫214在下场板220与垂直漂移区210之间比在上场板222与垂直漂移区210之间更厚。根据参考图2A至图2G所描述的工艺序列而形成的垂直MOS晶体管206可以提供制造简单性与晶体管性能的期望平衡。

参考图2H，p型体区224形成在邻接栅极沟槽250的衬底202中。n型源极区230形成在邻接与垂直漂移区210相对的栅极沟槽250的衬底202中。重掺杂p型体接触区232可以可选地形成在衬底202的顶表面204处的体区224中。

源极电极258形成在衬底202上方，以便通过体接触区232(如果存在)与源极区230和体区224形成电接触。源极电极258进一步与垂直RESURF沟槽212的顶部处的上场板222形成电接触，并且与辅助沟槽234中的第一多晶硅层244形成电接触，该第一多晶硅层244与垂直RESURF沟槽212中的下场板220是连续的。源极电极258可以包括与源极区230、上场板222和辅助沟槽234中的第一多晶硅层244直接接触的一层或多层钛和氮化钛或氮化钽的接触金属层。源极电极258可以进一步包括在接触金属层上的例如1至5微米厚的铝层或铜层。

图3A-3D示出参考图2A-2H所描述的制造工艺序列的变体中的各个阶段。

参考图3A，半导体器件300形成在衬底302中和衬底302上，其包括延伸到衬底302的顶表面304的半导体。垂直MOS晶体管306包括设置在垂直MOS晶体管306的n型垂直漂移区310下方的衬底302中的n型漏极接触区308。可选的场氧化物元件338可以形成在衬底302的顶表面304处。垂直RESURF沟槽312形成在垂直漂移区310的至少两个相对侧上的衬底302中。

第一热氧化物层340形成在垂直RESURF沟槽312的侧壁和底部处，并可能形成在衬底302的顶表面304处。第一淀积二氧化硅层342形成在第一热氧化物层340上。

下场板320形成在垂直RESURF沟槽312的下部部分中，该下场板320例如从垂直RESURF沟槽312的大致中间延伸到垂直RESURF沟槽312的底部。下场板320可以使用均厚蚀刻代替参考图2C所描述的图案化蚀刻工艺来形成。均厚氧化物回蚀工艺从衬底302的顶表面304上方并从下场板320上方的垂直RESURF沟槽312去除至少一部分并可能全部的第一沉积二氧化硅层342，并且留下仍然在垂直RESURF沟槽312的侧壁上的大部分并可能全部的第一热氧化物层340。

第二沉积二氧化硅层348形成在第一热氧化物层340上方和下场板320上方。第二沉积二氧化硅层348覆盖下场板320的顶部。

参考图3B，各向异性氧化物回蚀工艺从下场板320的顶部去除第二淀积二氧化硅层348，并且留下在垂直RESURF沟槽312的侧壁上的第一热氧化物层340上的第二淀积二氧化硅层348的大多数部分并可能基本上全部。第二沉积二氧化硅层348可以通过各向异性氧化物回蚀工艺被从衬底302的顶表面304上方去除。

参考图3C，栅极沟槽350形成在垂直RESURF沟槽312之间的顶表面304处的衬底302中。栅极介电层328形成在栅极沟槽350中的衬底302上。多晶硅层352形成在如参考图2F所描述的在栅极沟槽350和垂直RESURF沟槽312中的半导体器件300的现有顶表面上。在本示例中，多晶硅层352与下场板320的顶部形成电接触。

参考图3D，半导体器件的制造如参考图2H所描述的那样继续。多晶硅回蚀工艺从衬底302的顶表面304上方去除图3C的多晶硅层352，以在垂直RESURF沟槽312中形成上场板322，该上场板322从下场板320向上延伸，并且栅极326形成在图3C的多晶硅层352的栅极沟槽350中。下场板320通过第一热氧化物层340和第一沉积二氧化硅层342的组合与衬底302隔离。上场板322通过第一热氧化物层340和第二沉积二氧化硅层348的组合与衬底302隔离。第一热氧化物层340、第一沉积二氧化硅层342以及第二沉积二氧化硅层348提供设置在垂直RESURF沟槽312的侧壁和底部上的介电沟槽衬垫314。该介电沟槽衬垫314大多是二氧化硅，并且没有氮化硅或碳化硅蚀刻停止层。介电沟槽衬垫314在下场板320与垂直漂移区310之间比在上场板322与垂直漂移区310之间更厚。

p型体区324形成在邻接栅极沟槽350的衬底302中。n型源极区330形成在邻接与垂直漂移区310相对的栅极沟槽350的衬底302中。重掺杂p型体接触区332可以可选地形成在衬底302的顶表面304处的体区324中。源极电极358形成在衬底302上方，以便通过体接触区332(如果存在)与源极区330和体区324形成电接触。源极电极358进一步与垂直RESURF沟槽312的顶部处的上场板322形成电接触。在本实施例中，上场板322直接电连接到下场板320，这可以有利地减少半导体器件300所需要的面积。

图4A-4C示出参考图2A-2H所描述的制造工艺序列的另一变体的示例中的各个阶段。

参考图4A，半导体器件400形成在衬底402中和衬底402上，其包括延伸到衬底402的顶表面404的半导体。垂直MOS晶体管406包括设置在垂直MOS晶体管406的n型垂直漂移区410下方的衬底402中的n型漏极接触区408。可选的场氧化物元件438可以形成在衬底402的顶表面404处。垂直RESURF沟槽412形成在垂直漂移区410的至少两个相对侧上的衬底402中。

第一热氧化物层440形成在垂直RESURF沟槽的侧壁和底部412处，并且可能在衬底402的顶表面404处。本示例的第一热氧化物层440比前面示例的第一热氧化物层240和340更厚。在本示例中，第一热氧化物层440可以是例如240纳米至440纳米厚。第一淀积二氧化硅层442形成在第一热氧化物层440上。下场板420形成在垂直RESURF沟槽412的下部部分中，该下场板420可以例如从垂直RESURF沟槽412的大致中间延伸到垂直RESURF沟槽412的底部。下场板420可以使用均厚蚀刻代替参考图2C所描述的图案化蚀刻工艺来形成。均厚氧化物回蚀工艺从衬底402的顶表面404上方并从下场板420上方的垂直RESURF沟槽412去除第一沉积二氧化硅层442的至少一部分并且可能去除全部，并留下仍然在垂直RESURF沟槽412的侧壁上的第一热氧化物层440的大多数并可能全部。

参考图4B，栅极沟槽450形成在垂直RESURF沟槽412之间的顶表面404处的衬底402中。栅极介电层428形成在栅极沟槽450中的衬底402上。多晶硅层452形成在栅极沟槽450和垂直RESURF沟槽412中的半导体器件400的现有顶表面上。在本示例中，多晶硅层452与下场板420的顶部形成电接触。

参考图4C，如参考图3C所描述继续进行半导体器件的制造。上场板422形成在下场板420上方的垂直RESURF沟槽412中，并且栅极426形成在图4B的多晶硅层452的栅极沟槽450中。下场板420通过第一热氧化物层440和第一沉积二氧化硅层442的组合与衬底402隔离。上场板422通过第一热氧化物层440与衬底402隔离。第一热氧化物层440和第一沉积二氧化硅层442提供设置在垂直RESURF沟槽412的侧壁和底部上的介电沟槽衬垫414。介电沟槽衬垫414大多是二氧化硅，而不含有氮化硅或的碳化硅蚀刻停止层。介电沟槽衬垫414在下场板420与垂直漂移区410之间比在上场板422与垂直漂移区410之间更厚。

p型体区424形成在邻接栅极沟槽450的衬底402中。n型源极区430形成在邻接与垂直漂移区410相对的栅极沟槽450的衬底402中。重掺杂p型体接触区432可以可选地形成在衬底402的顶表面404处的体区424中。源极电极458形成在衬底402上方，以便通过体接触区432(如果存在)与源极区430和体区424形成电接触。源极电极458进一步与垂直RESURF沟槽412的顶部处的上场板422形成电接触。在本实施例中，上场板422直接电连接到下场板420，这可以有利地减少半导体器件400所需要的面积。

下场板420通过第一热氧化物层440和第一沉积二氧化硅层442的组合与衬底402隔离。上场板422通过第一热氧化物层440与衬底402隔离，这可以提供半导体器件400的期望的制造简单性。

图5A-5H示出用于制造具有垂直MOS晶体管的另一示例半导体器件的示例工艺中的各个阶段。

参考图5A，半导体器件500形成在衬底502中和衬底502上，其包括延伸到衬底502的顶表面404的半导体。垂直MOS晶体管506包括设置在垂直MOS晶体管506的n型垂直漂移区510下方的衬底502中的n型漏极接触区508。

垂直RESURF沟槽512形成在垂直漂移区510的至少两个相对侧上的衬底502中。在形成垂直RESURF沟槽512的同时，至少一个辅助沟槽534形成在邻近垂直MOS晶体管506的衬底502中。垂直RESURF沟槽512和辅助沟槽534可以如参考图2A所描述的那样来形成。

介电沟槽衬垫514的第一介电部分560形成在垂直RESURF沟槽512和辅助沟槽534的侧壁和底部处以及衬底502的顶表面504处。第一介电部分560包括例如50纳米至200纳米厚的第一热氧化物层和形成在第一热氧化物层上的200纳米至400纳米厚的第一淀积二氧化硅层。

第一多晶硅层544形成在垂直RESURF沟槽512和辅助沟槽534中的第一介电部分560上并延伸于衬底502的顶表面504上方，如参考图2A所描述。第一多晶硅层544可以是例如550纳米至700纳米厚。

参考图5B，均厚回蚀工艺从衬底502的顶表面504上方的第一多晶硅层544去除多晶硅，使得第一多晶硅层544处于垂直RESURF沟槽512和辅助沟槽534内。在本示例中的一个版本中，第一多晶硅层544的顶表面与衬底502的顶表面504大致共面(例如，在200纳米内)。

参考图5C，回蚀掩模546形成在辅助沟槽534上方，以便暴露出垂直RESURF沟槽512。多晶硅蚀刻工艺从垂直RESURF沟槽512中的第一多晶硅层544去除多晶硅，使得第一多晶硅层544的剩余多晶硅在垂直RESURF沟槽512的下部部分中形成下场板520，该下场板520可以例如从垂直RESURF沟槽512的大致中间延伸到垂直RESURF沟槽512的底部。回蚀掩模546防止多晶硅从辅助沟槽534去除多晶硅。回蚀掩模546在多晶硅蚀刻工艺完成之后被去除。辅助沟槽534中的第一多晶硅层544与垂直RESURF沟槽512中的第一多晶硅层544是连续的。

参考图5D，均厚氧化物回蚀工艺从衬底502的顶表面504上方并从下场板520上方的垂直RESURF沟槽512去除介电沟槽衬垫514的基本全部。下场板520防止从下场板520的顶部下方的垂直RESURF沟槽512去除介电沟槽衬垫514，并且第一多晶硅层544防止从辅助沟槽534去除介电沟槽衬垫514。均厚氧化物回蚀工艺可以包括例如使用缓冲氢氟酸溶液的定时湿法蚀刻。

参考图5E，介电沟槽衬垫514的第二介电部分562形成在下场板520上方的垂直RESURF沟槽512的侧壁处。介电沟槽衬垫514的第二介电部分562在衬底502的顶表面504上方延伸。第二介电部分562也覆盖下场板520。第二介电部分562包括例如80纳米至160纳米厚的第二热氧化物层和形成在第二热氧化物层上的160纳米至280纳米厚的第二淀积二氧化硅层。

参考图5F，第二多晶硅层552如参考图2F所描述的那样形成在半导体器件500的现有顶表面上和垂直RESURF沟槽512中。第二多晶硅层552可以是例如在衬底502的顶表面504上方为550纳米至700纳米厚。第二多晶硅层552通过介电沟槽衬垫514的第二介电部分562与下场板520电隔离。

参考图5G，均厚多晶硅回蚀工艺从衬底502的顶表面504上方的图5F的第二多晶硅层552去除多晶硅，留下垂直RESURF沟槽512中的第二多晶硅层552，形成在下场板520上方的上场板522。上场板522的顶表面与衬底502的顶表面504大致共面(例如，在200纳米内)。介电沟槽衬垫514大多是二氧化硅，而不含氮化硅或碳化硅蚀刻停止层。介电沟槽衬垫514在下场板520与垂直漂移区510之间比在上场板522与垂直漂移区510之间更厚。如参考图5A到图5G所描述的形成介电沟槽衬垫514可以有利地提供对介电沟槽衬垫514的第二介电部分562的期望的厚度控制水平。

参考图5H，漏极氧化物564形成在辅助沟槽534上方并暴露出垂直RESURF沟槽512。漏极氧化物564可以是200纳米至400纳米厚，并且可以具有倾斜边缘。栅极526形成在衬底502的顶表面504上的栅极介质层上方。栅极526形成在垂直RESURF沟槽512之间并且与上场板522和下场板520电隔离。

N型轻掺杂漏极(LDD)区566形成在邻近栅极526的衬底502中。p型体区524形成在延伸于栅极526下面的衬底502中。n型源极区530形成在邻近栅极526的衬底502中，其与LDD区566相对并通过体区524与垂直漂移区510分开。重掺杂p型体接触区532可以可选地形成在体区524中。一种金属前(pre-metal)介电层568(例如，70纳米至200纳米的PECVD二氧化硅)形成在栅极526上方。

源极电极558形成在衬底502上方，以便通过体接触区532(如果存在)与源极区530和体区524形成电接触。源极电极558进一步与垂直RESURF沟槽512的顶部处的上场板222形成电接触，并且与辅助沟槽534中的第一多晶硅层544形成电接触，该第一多晶硅层544与垂直RESURF沟槽512中的下场板520是连续的。源极电极558可以包括如参考图2H所描述的接触金属层和铝层或铜层。接触沟槽可以形成在衬底502的顶表面504处，以便暴露出体接触区532、上场板522以及在辅助沟槽534中的第一多晶硅层544。

图6A-6D示出参考图5A-5H所描述的制造工艺序列的变体中的各个阶段。

参考图6A，半导体器件600形成在衬底602中和衬底602上，其包括延伸到衬底602的顶表面604的半导体。垂直MOS晶体管606包括设置在垂直MOS晶体管606的n型垂直漂移区610下方的衬底602中的n型漏极接触区608。垂直RESURF沟槽612形成在垂直漂移区610的至少两个相对侧上的衬底602中。介电沟槽衬垫614的第一介电部分660形成在垂直RESURF沟槽612的侧壁和底部处和衬底602的顶表面604处，如参考图5A所描述。

下场板620形成在垂直RESURF沟槽612的下部部分中，该下场板620可以例如从垂直RESURF沟槽612的大致中间延伸到垂直RESURF沟槽612的底部。下场板620可以使用均厚蚀刻代替参考图5C所描述的图案化蚀刻工艺来形成。

均厚氧化物回蚀工艺从衬底602的顶表面604上方并从下场板620上方的垂直RESURF沟槽612基本上去除全部的介电沟槽衬垫614，如参考图5D所描述。下场板620阻止从下场板620的顶部下方的垂直RESURF沟槽612去除介电沟槽衬垫614。如参考图5E所描述，介电沟槽衬垫614的第二介电部分662形成在下场板620上方的垂直RESURF沟槽612的侧壁处。介电沟槽衬垫614的第二介电部分662延伸于衬底602的顶表面604上方。第二介电部分662也覆盖下场板620。

参考图6B，各向异性氧化物回蚀工艺从下场板620的顶部去除介电沟槽衬垫614的第二介电部分662，并且留下垂直RESURF沟槽612的侧壁上的第二介电部分662的大部分并且可能基本上全部留下。可以通过各向异性氧化物回蚀工艺从衬底602的顶表面604上方去除第二介电部分662。

参考图6C，多晶硅层652形成在半导体器件600的现有顶表面上和垂直RESURF沟槽612中，如参考图5F所描述。在本示例中，多晶硅层652与下场板620的顶部进行电接触。

参考图6D，如参考图5H所描述继续进行半导体器件的制造。多晶硅回蚀工艺从衬底602的顶表面604上方去除图6C的多晶硅层652，以在下场板620上方的垂直RESURF沟槽612中形成上场板622。上场板622的顶表面与衬底602的顶表面604大致共面(例如，在200纳米内)。介电沟槽衬垫614大多是二氧化硅，而不含氮化硅或碳化硅蚀刻停止层。介电沟槽衬垫614在下场板620与垂直漂移区610之间比在上场板622与垂直漂移区610之间更厚。在本实施例中，上场板622直接电连接到下场板620，这可以有利地减少半导体器件600所需要的面积。

栅极626形成在衬底602的顶表面604上的栅极介电层上方。栅极626形成在垂直RESURF沟槽612之间并且与上场板622和下场板620电隔离。N型LDD区666形成在邻近栅极626的衬底602中。p型体区624形成在延伸于栅极626下面的衬底602中。n型源极区630形成在邻近与LDD区666相对的栅极626的衬底602中并且通过体区624与垂直漂移区610分开。重掺杂p型体接触区632可以可选地形成在体区624中。如参考图5H所描述，源极电极658形成在衬底602上方，以便通过体接触区632(如果存在)与源区630和体区624形成电接触。源极电极658进一步与垂直RESURF沟槽612的顶部处的上场板622形成电接触。在本实施例中，上场板622直接电连接到下场板620，这可以有利地减小半导体器件600所需要的面积。接触沟槽可以形成在衬底602的顶表面604处，以便暴露出体接触区632和上场板622。

图7示出具有垂直MOS晶体管的另一示例性半导体器件。

半导体器件700形成在衬底702中和衬底702上，其包括延伸到衬底702的顶表面704的半导体。垂直MOS晶体管706包括设置在垂直MOS晶体管706的n型垂直漂移区710下方的衬底702中的n型漏极接触区708。垂直MOS晶体管706包括至少一个垂直RESURF沟槽712，该垂直RESURF沟槽712的一个实例被设置在垂直漂移区710的相对侧上，延伸至衬底702的顶表面704附近。每个垂直RESURF沟槽712具有设置在垂直RESURF沟槽712的侧壁和底部上的介电沟槽衬垫714，如参考图1所描述。

在本示例中，每个垂直RESURF沟槽712包括设置在垂直RESURF沟槽712的下部部分中的介电沟槽衬垫714上的下场板720，该下场板720延伸到垂直RESURF沟槽712的底部。每个垂直RESURF沟槽712还包括在介电沟槽衬垫714上的上场板722，该上场板722延伸到垂直RESURF沟槽712的顶部。每个垂直RESURF沟槽712进一步包括设置在下场板720与上场板722之间的介电沟槽衬垫714上的中心场板770。介电沟槽衬垫714在下场板720与垂直漂移区710之间比在中心场板770与垂直漂移区710之间更厚，并且在中心场板770与垂直漂移区710之间比在上场板722与垂直漂移区710之间更厚。介电沟槽衬垫714、下场板720、中心场板770以及上场板722可以例如根据本文描述的任何示例来形成。

栅极726和栅极介电层728形成在垂直漂移区710上方的栅极沟槽750中，使得栅极726不接触上场板722、中心场板770或下场板720。p型体区724形成在垂直漂移区710上方的衬底702中并且邻接栅极沟槽750。n型源极区730形成在邻接与垂直漂移区710相对的栅极沟槽750的衬底702中。重掺杂p型体接触区732可以可选地形成在衬底702的顶表面704处的体区724中。源极电极758形成在衬底702上方，以便通过体接触区732(如果存在)与源极区730和体区724形成电接触。

源极电极758与上场板722在垂直RESURF沟槽712的顶部处形成电接触。源极电极758还电耦合到中心场板770和下场板720。在图7所示的本示例的版本中，上场板722直接电连接到中心场板770，中心场板770进而直接电连接到下场板720。在本示例的其他版本中，如本文所描述，源极电极758可以通过辅助沟槽中的场板材料电耦合到中心场板770和下场板720。

本领域技术人员将认识到，在所要求保护的发明的范围之内，可以对所描述的实施例做出修改，并且许多其它实施例也是可能的。