一种体接电位PD-SOI MOSFET二维阈值电压解析模型及其建立方法和阈值电压计算方法

摘要

本发明一种计算硅膜掺杂为高斯分布的体接电位的部分耗尽绝缘体上硅晶体管的二维阈值电压解析模型。考虑短沟效应的影响，采用分离变量的思想方法，将硅膜全耗尽并弱反型情况下耗尽区的电势分布函数分解为长沟器件电势分布函数与短沟器件电势分布函数的线性叠加。在边界条件制约下，通过求解硅膜耗尽区的泊松方程和拉普拉斯方程，得到电势分布函数的解析表达式。根据高斯定理求得栅氧化层两端的电压。并依据本发明对阈值电压的定义和电势分布函数模型，推导出硅膜掺杂为高斯分布的体接电位的部分耗尽绝缘体上硅晶体管的二维阈值电压解析模型。物理概念清晰，无需经验参数，计算精度高，提供了考虑短沟效应的PD-SOI器件的阈值电压解析模型。

说明书

技术领域

本发明涉及半导体技术领域，具体为一种体接电位PD-SOI MOSFET二 维阈值电压解析模型及其建立方法和阈值电压仿真方法。

背景技术

体硅CMOS集成电路按比例缩小带来的小尺寸效应将会严重地破坏器 件的工作特性，限制了最小特征尺寸的发展。绝缘体上硅晶体管(SOI  MOSFET)与体硅器件相比，具有以下优点：无闩锁效应；源、漏寄生电容小， 工作速度快；跨导与电流驱动能力较高；亚阈值斜率陡直；能够很好的抑制 小尺寸效应；制造工艺复杂度较低；工作电压低；具有良好的抗辐射、耐高 温性能。因此，SOI技术已经成为制造高速、低功耗、高可靠性及高集成度 深亚微米超大规模集成电路的重要技术。

部分耗尽的绝缘体上硅晶体管(PD-SOI MOSFET)，由于其制造工艺简 单；栅下耗尽层宽度不受硅膜厚度的影响；而工艺波动带来的硅膜厚度不均 匀对器件阈值电压影响较小等优点，因此，在沟道长度为0.18微米到65纳 米的范围内，绝缘体上硅器件基本上都是部分耗尽类型。而且，通过“T型” 或“H型”体接触(Body Contact)将部分耗尽PD SOI晶体管的体区接“地” 电位，在电路的应用中能够良好地消除浮体效应。

阈值电压(V_TH)是MOS器件解析模型中的重要模型参量。虽然部分耗 尽工艺被广泛使用，但是在0.13微米以下小尺寸效应已经显现，在90纳米 以下小尺寸效应已经不能忽略，而现有的PD-SOI MOSFET器件阈值电压模 型没有完备地考虑小尺寸效应的影响。除此之外，现有的PD-SOI MOSFET 器件阈值电压模型的建模中，是假设硅膜为均匀掺杂——这种假设偏离了实 际的工艺情况。因为，SOI硅膜在杂质掺杂过程中的退火工艺均采用时间小 于10秒的快速退火，因此退火仅仅起到激活硅膜中的杂质离子的作用，并不 使得杂质离子二次分布。在此情况下，硅膜中掺杂分布仅由离子注入决定。 垂直于衬底表面的一次离子注入所对应的掺杂浓度分布在垂直于沟道方向的 特征符合高斯函数的分布规律，而不是理想的均匀分布。另外一些PD-SOI  MOSFET的阈值电压模型，其在建立过程中虽然考虑了硅膜掺杂在垂直于沟 道方向的高斯分布特性，但是在分析硅膜耗尽区电势分布特性时，却仍旧沿 用均匀掺杂假设前提下建立的电势函数——在垂直于沟道方向上电势分布满 足抛物线函数，用平行于沟道方向上电势分布函数来调制抛物线的各阶系数。 这种近似偏离实际情况，使得阈值电压(V_TH)模型的建立过程缺乏准确性。

发明内容

针对现有技术中存在的问题，本发明提供一种考虑了短沟效应，计算精 度高，模拟更加真实的，符合实际情况的体接电位PD-SOI MOSFET二维阈 值电压解析模型及其建立方法和阈值电压仿真方法。

本发明是通过以下技术方案来实现：

本发明一种体接电位PD-SOI MOSFET二维阈值电压解析模型，该阈值 电压解析模型的解析式为：

其中，

V_TH为阈值电压，V_FB为栅氧化层两端的平带电压，为体内费米电势， t_oxf是栅氧层厚度，N_os为离子注入进入硅膜后，高斯分布函数的掺杂浓度偏 移系数，ε_ox为二氧化硅相对介电常数，是在硅膜 掺杂浓度为高斯分布的条件下，栅极下的最大耗尽层宽度，σ为高斯分布函 数的离子扩展宽度，N_p为高斯分布函数的相对峰值，q为电子电荷量，ε_si为 硅相对介电常数，L为沟道长度；

在公式(16.1)、(15.1)和(14)中，为硅膜掺杂浓度的平均值，t_oxf是栅氧层厚度(nm)，t_si是硅膜厚度(nm)，V_body′为硅膜耗尽区之外的电压；

V_D′＝V_DS+V_BI                            (17.1)；

V_S′＝V_S+V_BI                    (17.2)；

V_G′＝V_G-V_FB                      (17.3)；

公式(17.1)、(17.2)中：V_DS为漏源电压，V_S为源端电压，V_G为栅极电压， V_BI为源区/漏区与硅膜的内建电势差；公式(17.3)中的V_FB为栅氧化层两端的 平带电压。

本发明一种体接电位PD-SOI MOSFET二维阈值电压解析模型建立方法， 包括如下步骤，

步骤1，建立PD-SOI MOSFET器件；

步骤2，对应PD-SOI MOSFET器件中具体的离子注入方法，拟合出硅 膜内杂质高斯分布的解析表达式；

步骤3，采用分离变量法，将考虑短沟效应的硅膜耗尽区二维电势分布 函数分解为长沟器件电势分布函数与短沟器件电势分布函数之和的形式；通 过求解泊松方程得到长沟器件电势分布函数的解析表达式，求解拉普拉斯方 程得到短沟器件电势分布函数的解析表达式；然后将求解得到的长沟器件电 势分布函数和短沟器件电势分布函数相加，得到完整的硅膜耗尽区二维电势 分布函数；

步骤4，根据PD-SOI MOSFET器件虚拟阴极的定义，结合长沟器件的 电势解析表达式与短沟器件的电势解析表达式得到虚拟阴极的位置；

步骤5，根据实际的PD-SOI MOSFET工艺中，硅膜内杂质掺杂为高斯 分布，其平均掺杂浓度在10¹⁷～10¹⁸(cm^-3)的数量级，得到阈值电压遵循虚 拟阴极点的电势等于两倍体内费米电势时的栅极电压就是阈值电压的定义， 由硅膜耗尽区二维电势分布函数得到栅氧化层两端的电压，从而得到该二维 阈值电压解析模型的解析式，建立该二维阈值电压解析模型。

优选的，步骤2中，拟合硅膜内杂质高斯分布的解析表达式时，在垂直 于沟道的x方向上，硅膜掺杂浓度为高斯分布的解析表达式如下：

其中，x的取值范围为0+t_oxf≤x≤t_oxf+x_dmax；N_B(x)为硅膜掺杂浓 度函数，x是垂直于沟道方向的坐标，x_dmax是栅极下的硅膜最大耗尽层宽度， N_os是离子注入在进入硅膜后，高斯分布函数的掺杂浓度偏移系数，N_p为高 斯分布函数的相对峰值，R为高斯分布函数的离子注入射程。σ为高斯分布 函数的离子扩展宽度。

进一步，步骤3中得到长沟器件的电势解析表达式如下：

其中，x的取值范围为0+t_oxf≤x≤t_oxf+x_dmax，N_os、N_p、R及σ的 含义同公式(1)所述。

进一步，步骤3中得到短沟器件的电势解析表达式如下：

其中，x的取值范围为0+t_oxf≤x≤t_oxf+x_dmax，y的取值范围为 0≤y≤L，c₁为公式(15.1)所示，a₁为公式(16.1)所示，W_T为公式(14)所示。

进一步，步骤4中根得到的虚拟阴极的位置如下：

其中，W_T为公式(14)所表征，a₁为公式(16.1)所表征，c₁为公式(15.1)所 表征，L为沟道长度。

进一步，基于步骤5的阈值电压定义，由硅膜耗尽区二维电势分布函数 得到栅氧化层两端的电压，从而得到如权利要求1所述的二维阈值电压解析 模型。

本发明一种体接电位PD-SOI MOSFET二维阈值电压计算方法，包括如 下步骤，首先，根据以上任意一项所述的体接电位PD-SOI MOSFET二维阈 值电压解析模型建立方法建立二维阈值电压解析模型，然后结合数值计算工 具得到的PD-SOI MOSFET器件的阈值电压。

与现有技术相比，本发明具有以下有益的技术效果：

本发明基于实际工艺，考虑小尺寸效应下的横向电场作用，采用分离变 量法的思想来推导电势函数的解析表达式，在此基础上，为高斯掺杂的体接 电位PD-SOI MOSFET的阈值电压建立准确二维解析模型。通过对实际工艺 产生的高斯掺杂的体接电位PD-SOI MOSFET器件的二维泊松方程和拉普拉 斯方程进行求解，在采用分离变量的方法得到其电势分布函数的解析表达式。 在此基础上，用虚拟阴极点电势等于两倍的体内费米势时的栅极电压来定义 阈值电压。基于高斯定理得出栅氧化层两端的电压。得到阈值电压的二维解 析表达式。为电路设计工程师提供出考虑了短沟效应的PD-SOI MOSFET器 件应用于电路仿真的精确阈值电压解析模型。

附图说明

图1为本发明实例中所述的基于0.13微米PD-SOI MOSFET工艺的N沟 器件的剖面图。

图2为图1中PD-SOI MOSFET器件二维坐标示意图。

图3基于0.13微米PD-SOI MOSFET工艺TCAD仿真得到的硅膜掺杂特 性与拟合的高斯曲线。

图4基于0.13微米PD-SOI MOSFET工艺TCAD仿真得到的阈值电压与 基于本模型的阈值电压对比图。

图5为本发明实例中所述的高斯掺杂的体接电位PD-SOI MOSFET阈值 电压建模的流程图。

图6为本发明实例中给出的辐照实验值与应用本模型的沟道电流计算值 的对比图。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明 的解释而不是限定。

本发明提供一种针对实际工艺产生的高斯掺杂的体接电位PD-SOI  MOSFET的阈值电压二维解析模型，为电路模拟软件在仿真高斯掺杂的体接 电位PD-SOI MOSFET器件的时候，提供一种考虑的短沟效应的二维解析模 型。

以下通过对本发明提供的模型做详细的说明，并给出了建立模型的具体 方案步骤和实现流程。但是其内容并不限制本发明的保护范围。

步骤一.硅膜掺杂浓度为高斯分布的解析表达式

在图2中：t_oxf是栅氧层厚度(nm)，t_si是硅膜厚度(nm)，t_oxb是埋氧层厚 度(nm)，t_sub是衬底厚度(nm)。

如图3所示，在垂直于沟道的x方向上，硅膜掺杂浓度为非对称高斯 分布的解析表达式如下：

在公式(1)中：N_B(x)为硅膜掺杂浓度函数，x是垂直于沟道方向的坐标， 以nm为单位。x_dmax是栅极下的最大耗尽层宽度。N_os是离子注入在进入硅 膜后，高斯分布函数的掺杂浓度偏移系数。N_p对应高斯分布函数的相对峰值。 R对应高斯分布函数的离子注入射程。σ对应高斯分布函数的离子扩展宽度 (即：高斯函数的方差)。硅膜中的掺杂浓度分布及拟合的高斯曲线如图3所 示。

在硅膜掺杂浓度为高斯分布的条件下，栅极下的最大耗尽层宽度x_dmax为公式(2)所示，其中为硅膜的费米能级：

步骤二.采用分离变量法求得膜耗尽区的二维电势分布解析表达式

图1所示的PD-SOI MOSFET器件结构，具有图3所示的掺杂分布特点。

是耗尽区的二维电势分布函数，E(x,y)是耗尽区的二维电场分布 函数，自变量x,y均以nm为单位。因为是体接“地”电位的PD-SOI MOSFET， 所以，硅膜耗尽区域之外的电场与电势都为“0”：

E(x,y)＝0    (x＞t_oxf+x_dmax)            (4)

基于耗尽层近似理论，其硅膜耗尽区域的二维泊松方程为：

在公式(5)中，N_B(x)即为公式(1)所表征的高斯分布函数，L为沟道长度。

在耗尽区域以内，采用分离变量法，将电势分布函数分解为：长 沟器件电势分布函数与短沟器件电势分布函数之和的形式来表 征，如公式(6)所示。其中长沟器件电势分布与y的变化无关。而短沟 器件电势分布函数体现源区和漏区之间横向电场的作用，满足拉普拉 斯方程。

(一)求解长沟器件电势分布函数

因为长沟器件电势分布与y的变化无关，所以长沟器件电势分布 所满足的泊松方程形式可由公式(5)简化为公式(7)：

将满足高斯分布规律的硅膜掺杂浓度函数N_B(x)的解析表达式代入公 式(7)，得到公式(8)：

泊松方程(8)的边界条件如下：

E_L(t_oxf+x_dmax)＝0                   (9.2)

求解泊松方程(公式(8))，可得到耗尽区长沟器件电势分布函数的 解析表达式，如公式(10)所示：

(二)求解短沟器件电势分布函数

短沟器件电势分布满足拉普拉斯方程，如公式(11)所示：

拉普拉斯方程(11)的边界条件如下面公式(12.1)～(12.4)所示：

求解拉普拉斯方程(公式(11))，可得到耗尽区短沟器件电势分布函数 的解析表达式，如公式(13)所示：

在公式(13)中：

在公式(15)和(16)中，V_body′为硅膜耗尽区之外(x＞t_oxf+x_dmax)的电 压，因为本发明针对的是体接地电位的PD-SOI器件(如图2所示)，所以本 发明中V_body′等于零。

公式(15)、(16)中的V_D′、V_S′、V_G′分别为

V_D′＝V_DS+V_BI                    (17.1)

V_S′＝V_S+V_BI                   (17.2)

V_G′＝V_G-V_FB                                 (17.3)

公式(17.1)、(17.2)中：V_BI为源区/漏区与硅膜的内建电势差。公式(17.3) 中的V_FB为栅氧化层两端的平带电压。

在公式(13)短沟器件电势分布函数的解析表达式的∑求和的各 阶分量中，当n≥2时的高阶分量值衰减很快，因此，综合考虑准确性和简洁 性，公式(13)中的求和公式仅取一阶分量(n＝1)，得到的近似表达式， 如公式(18)所示：

步骤三.求解出虚拟阴极

根据PD-SOI虚拟阴极的定义：在沟道的表面(x＝t_oxf)处，沿沟道方向， 电势分布函数达到最小值()的位置即为虚拟阴极。虚拟阴 极的解析表达式如公式(19)所示：

在公式(19)中，虚拟阴极的纵坐标y_min可由求解公式(20)得出。

步骤四.阈值电压(V_TH)模型的完整解析表达式

在实际的PD-SOI MOSFET工艺中，硅膜内杂质掺杂为高斯分布，其平 均掺杂浓度在10¹⁷～10¹⁸(cm^-3)的数量级，因此阈值电压遵循传统的阈值电 压定义——即：虚拟阴极点的电势等于两倍的体内费米电势时栅极电压就 是阈值电压。

在公式(23)中，为体内的费米电势，也就是硅衬底的费米电势。

由此定义，可得到阈值电压解析表达式，如公式(24)所示。

在公式(24)中，V_oxf是栅氧化层两端的电压。

当栅极电压达到阈值电压(V_TH)时，在沟道表面，在即栅氧与硅膜界 面处(x＝t_oxf),硅膜耗尽层一侧中单位面积电荷密度的平均值如公式 (25)所示：

由公式(25)可得出，栅氧化层两端的电压V_oxf为公式(26)所示：

综上所述,高斯掺杂的体接电位PD-SOI MOSFET二维阈值电压解析模型 如公式(27)所示：

本发明提出的阈值电压模型物理概念明晰，无需经验参数，计算精度高 的优点。

使用器件级数值仿真软件Synopsys TCAD对本发明提出的阈值电压模 型进行验证。使用Synopsys TCAD的工艺仿真工具Sprocess基于实际的部 分耗尽绝缘体上硅的工艺流程来生成N沟PD-SOI器件进行仿真分析，N沟 PD-SOI MOSFET器件的剖面图如图1所示。根据实际的硅膜掺杂离子注入 和快速退火工艺，由Synopsys TCAD的Sprocess仿真出的硅膜掺杂分布及拟 合得到的高斯函数如图3所示。使用Synopsys TCAD的器件仿真工具Sdevice 进行器件仿真，定义源端电压V_S为“0V”，硅膜耗尽区以外的电压为“0V”， 硅衬底偏压为“0V”。在图4中，实心圆点代表Sdevice仿真得出的阈值电压 值，而对应的实线代表本模型计算得出的阈值电压值。可以看出：本发明提 出的模型与数值仿真工具得到的PD-SOI器件的阈值电压符合良好。因此可 得出结论：本发明所提出的PD-SOI器件的二维阈值电压解析模型可以很好 地应用在电路仿真中。

本发明所述的模型能够应用在预测PD-SOI MOSFET器件的寄生背栅晶 体管在总剂量辐照后的转移特性变化。

PD-SOI MOSFET器件抗总剂量辐照能力薄弱是制约PD-SOI技术在空 间环境中应用的瓶颈。由于埋氧层的厚度一般在几百纳米到几个微米之间， 远大于器件的栅氧化层，总剂量辐射引起大量的正空穴积累在埋氧层中，从 而引起器件寄生背栅晶体管阈值电压发生负向漂移。在大剂量辐照下，背栅 晶体管的阈值电压漂移足够大导致器件在关态下仍有明显的辐照漏电，器件 的开关特性消失。

传统的评估PD-SOI器件的方法是将器件置于⁶⁰Co γ射线环境中，模拟 空间总剂量辐射环境，当器件接受预定的辐照剂量后测量器件性能的退化。 该方法费时、费力，需要制作辐照偏置板、器件封装等，而且存在着总剂量 辐照实验费用较高的问题。应用本发明提出的PD-SOI MOSFET精确阈值电 压解析模型，可以在不需要进行总剂量辐照实验的基础上精确预测不同辐照 剂量点下寄生背栅晶体管的阈值电压漂移，并进一步获得器件的关态漏电流 水平。

具体的应用方法是：研究寄生背栅晶体管的背沟道电流，在公式(27)表 征的阈值电压解析模型中插入一项是总剂量辐照引起正空穴积累对 阈值电压的影响因子，将公式(27)更改为公式(28)来进行应用：

而其他关于阈值电压的推导不做改变。通过这种快捷的方法，我们计算 了某0.13微米PD-SOI工艺下核心(CORE)器件辐照前后的寄生转移特性 曲线，如图6中0.13微米PD-SOI工艺下核心器件辐照前后的寄生背栅管的 转移特性曲线图所示。在图6中，离散的实心点代表总剂量辐照实验前与实 验后的寄生背栅晶体管的背沟道电流I_d-back值，而对应的实线代表基于本模 型阈值电压计算得出寄生背栅晶体管的背沟道电流I_d-back值。可以看出:本发 明模型模拟所得器件的曲线与器件经过辐照实验的电流-电压曲线能够精确 地吻合。因此得出结论：应用本发明提出的阈值电压模型，能够用于帮助电 路工程师快速分析不同总剂量辐照下器件、电路的漏电流水平变化。

发明中涉及的符号列表如下：

x      垂直于沟道方向的坐标(nm)

y      平行于沟道方向的坐标(nm)

q      电子电荷量(C)

N_B(x)  硅膜掺杂浓度函数(cm^-3)

  硅膜掺杂浓度的平均值(cm^-3)

N_os      高斯分布函数的掺杂浓度偏移系数(cm^-3)

N_p       高斯分布函数的相对峰值(cm^-3)

R        高斯分布函数的离子注入射程(nm)

σ       高斯分布函数的离子扩展宽度(高斯函数的方差)(nm)

V_TH      阈值电压(V)

V_FB      栅氧化层两端的平带电压(V)

V_BI      内建电势差(V)

      体内费米电势(V)

V_DS      漏源电压(V)

V_S       源端电压(V)

V_G       栅极电压(V)

V_body′   硅膜耗尽区之外(x＞t_oxf+x_dmax)的电压(V)

t_oxf      栅氧层厚度(nm)

x_dmax     栅极下硅膜的最大耗尽层宽度层(nm)

L        沟道长度(nm)

ε_ox      二氧化硅相对介电常数(F/cm)

ε_si      硅相对介电常数(F/cm)

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上 的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明, 任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述 揭示的方法及技术内容做出些许的更动或修饰为等同变化的等效实施例，但 凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所 作的任何简单修改、等同变化与修饰，仍属于本发明技术方案的范围内。