一种SOIMOSFET器件的建模方法

摘要

本发明提供了一种SOI MOSFET器件的建模方法，包括：a)建立总体模型，该总体模型包括所述初级器件模型、模拟源体PN结的第一模型和模拟漏体PN结的第二模型；其中，所述初级器件模型中的器件为模拟源漏注入到底的SOI MOSFET；b)对初级器件模型进行参数提取；c)对第一、第二模型分别进行参数提取。本发明提供的建模方法考虑源漏注入不到底的SOI MOSFET器件中源体结以及漏体结电容对于器件性能的影响，提高了模型的精确度，能够有效的运用于对器件的仿真设计。

说明书

技术领域

本发明涉及器件提参建模领域，特别涉及一种对源漏注入不到底的SOIMOSFET器件建模的方法。

背景技术

随着集成电路技术的发展和越来越广泛的应用，集成电路设计时必须考虑其高可靠性、高性能、低成本的要求，人们对IC CAD软件统计容差分析、优化设计、成品率、成本分析及可靠性预测的功能和精度要求也越来越高。而在IC CAD软件中，MOSFET的器件模型是将IC设计和IC产品功能与性能联系起来的关键纽带。伴随着集成器件尺寸越来越小，集成规模越来越大，集成电路工序越来越复杂，对器件模型的精度要求也越来越高。当今一个精确的MOSFET模型无疑已成为IC CAD设计者首要解决的问题，一直也是国际上研究的重点和热点。目前业界主流的MOSFET器件模型为BSIM模型，所对应的SOI(绝缘体上硅，Silicon-On-Insulator)MOSFET器件模型为BSIMSOI模型。

BSIMSOI所针对的器件为源漏注入到底的器件，在实际电路设计时，为了方便从沟道长度方向上进行体引出，MOSFET会采用源漏注入不到底的器件结构，在此种情况下会增加源体结底面电容以及漏体结底面电容，原有的BSIM SOI模型无法考虑此因素的影响。

发明内容

针对之前建立的模型无法考虑到源漏注入不到底时，源体结底面电容以及漏体结底面电容对于器件性能的影响，本发明提供了一种对源漏注入不到底的SOI MOSFET器件建模的方法，该方法包括：

a)建立初级器件模型，该模型中的器件为模拟源漏注入到底的SOI  MOSFET；

b)建立总体模型，该总体模型包括所述初级器件模型、模拟源体PN结的第一模型和模拟漏体PN结的第二模型；

c)对初级器件模型进行参数提取；

d)对第一、第二模型分别进行参数提取。

其中，所述初级器件模型为BSIMSOI模型。

其中，所述BSIMSOI模型中源体PN结电容、漏体PN结电容及其相关参数为零。

其中，第一、第二模型为SPICE中的PN结电容模型，模型中与直流相关的参数is，jsw，rs设置为0。

根据本发明提供的建模方法，考虑源体结底面电容以及漏体结底面电容对于源漏注入不到底的SOI器件的性能的影响，提高了模型的精确度，能够有效的运用于对源漏注入不到底的SOI器件的仿真设计。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为根据本发明的源漏注入不到底的SOI MOSFET器件建模方法的流程图；

图2为示例性的源漏注入不到底的SOI MOSFET器件的横截面示意图；

图3为本发明的模拟源漏注入不到底的SOI MOSFET器件的总体模型的大致电路图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似 功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。

下面参考图1～图3来说明本发明。

图1为根据本发明的源漏注入不到底的SOI MOSFET器件建模方法的流程图。

首先，在步骤S101中，建立初级器件模型，该模型中的器件为模拟源漏注入到底的SOI MOSFET，接下来建立总体模型，该总体模型包括所述初级器件模型、模拟源体PN结的第一模型和模拟漏体PN结的第二模型。

参考图2来说明本发明所针对的源漏注入不到底的SOI MOSFET器件。

图2为示例性的源漏注入不到底的SOI MOSFET器件的横截面示意图。SOI MOSFET器件一般形成于SOI衬底中，该SOI衬底一般包括SOI层204，埋氧层205以及体硅衬底206。SOI器件一般包括栅极201、源极202以及漏极203。如图所示，由于源漏注入不到底，因此源漏区下方的部分SOI层仍然保持原来的掺杂类型，从而形成源体PN结底面电容207和漏体PN结底面电容208。

而目前的BSIMSOI模型中未考虑源体PN结底面电容207和漏体PN结底面电容208，而只考虑了源体PN结侧面电容209和漏体PN结侧面电容210。

为了问题的简化，我们把BSIMSOI模型中与漏体结侧面电容以及源体结侧面电容相关的参数cjswg，cjswgd设置为0，PN侧面电容和底面电容统一在PN结模型里体现。

为此，本发明的实施例中通过建立包含模拟源漏注入到底的SOI MOSFET器件的初级MOS器件模型(即BSIMSOI模型)以及模拟源体PN结电容和模拟漏体PN结电容的PN结模型的总体模型(子电路模型)，来模拟源漏注入不到底的SOI MOSFET器件。

例如，可以采用以下的SPICE代码来定义一个子电路模型(即总体模型，电路图可以如图3所示)：其中m1，d1，d2为器件名。nmos，pwell为器件模型名。

.subckt nch d g s b w＝1.3u l＝0.13u as＝′w*3.4e-7′ps＝′2*w+0.68e-6′ad＝′w*3.4e-7′pd＝′2*iw+0.68e-6′psl＝′w′pdl＝′w′dtemp＝0 count＝1 dtemp＝0count＝1(定义子电路nch的连接节点和参数等)

ml d g s e b nmos w＝w l＝las＝as ps＝ps ad＝ad pd＝pd dtemp＝dtemp m＝count(定义使用BSIMSOI模型的MOS器件ml)

vl e GND！0v

d1 b s pwell area＝as pj＝psl dtemp＝dtemp(定义模拟源体PN结电容的源体PN结d1)

d2 b d pwell area＝ad pj＝pd1 dtemp＝dtemp(定义模拟漏体PN结电容的漏体PN结d2)。

接下来，在步骤S102中，对初级器件模型进行参数提取。注意，此时，BSIMSOI里与漏体结侧面电容以及源体结侧面电容相关的参数cjswg，cjswgd为0，并且通过BSIMSOI里的isdif，ndiode等参数来拟合PN结直流特性。此步骤为现有技术，在此不再赘述。

接下来，在步骤S103中，对对第一、第二模型分别进行参数提取。值得注意的是，需要把与PN结直流特性相关的is，jsw设置为0，尤其注意把rs设置为0。可采用的方式之一如下所示：

.model pwell d

*****Flag Parameter***

+level＝3

*****DC Model Parameter***

+ibv＝1E-3           ik＝0                         ikr＝0

+is＝0               jsw＝0                        n＝1

+rs＝0              bv＝0                    nbv＝1

+…

…

步骤S102和S103可以通过商用软件例如安捷伦的MBP(Model Builder Programmer)来实施。可以针对某种特定的源漏注入不到底的SOI工艺，分别提取初级MOS器件模型nmos和PN结模型pwell的参数。从而可以对该种工艺中的源漏注入不到底的SOI MOSFET器件进行准确的建模。

利用环振对此建模方法进行了验证。以中国科学院微电子研究所0.13um SOI工艺为例，101级环振的测试周期为33ps。采用根据本发明实施方式所建立的模型模拟结果为31ps。可以看出根据本发明实施方式所建立的模型与测试结果符合很好。

上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。