包括MOSFET和双栅极JFET的电子电路

摘要

提供了用于包括信号放大的各种应用的电子电路和方法。一种示例电子电路包括处于共源共栅配置的MOSFET和双栅极JFET。双栅极JFET包括布置在沟道上方和下方的顶部栅极和底部栅极。JFET的顶部栅极受依赖于控制MOSFET的栅极的信号的信号控制。JFET的底部栅极的控制可以依赖于或者独立于顶部栅极的控制。MOSFET和JFET可以被实现为在相同的衬底上具有不同的诸如栅极宽度之类的尺寸的分离的部件。

说明书

相关申请的交叉引用

本申请是2013年3月13日提交的美国专利申请No.13/803,792的部分继续申请案，美国专利申请No.13/803,792是2012年4月10日提交的美国专利申请No.13/433,611(现为2013年3月19日公告的美国专利No.8,400,222)的部分继续申请案，美国专利申请No.13/433,611是2011年5月13日提交的美国专利申请No.13/107,411(现为2012年5月15日公告的美国专利No.8,179,197)的继续申请案，美国专利申请No.13/107,411是2010年1月13日提交的美国专利申请No.12/686,573(现为2011年6月28日公告的美国专利No.7,969,243)的分案申请，上述所有专利申请名称均为“Electronic Circuits including a MOSFET and a Dual-Gate JFET”；美国专利申请No.12/686,573要求2009年4月22日提交的名称为“Electronic Circuits including a MOSFET and a Dual-Gate JFET andhaving a High Breakdown Voltage”的美国临时专利申请No.61/171,689的权益；每个上述专利申请在此通过引用并入本文。本申请也要求2014年1月3日提交的名称为“Electronic Circuitsincluding a MOSFET and a Dual-Gate JFET”的美国临时专利申请No.61/923,578的权益，该申请也通过引用并入本文。本申请也与2008年2月13日提交的名称为“High Breakdown Voltage Double-gateSemiconductor Device”的美国专利申请No.12/070,019(现为2011年1月4日公告的美国专利No.7,863,645)有关，在此也通过引用将其并入本文。

技术领域

本发明总体上涉及半导体器件，并且更具体地涉及配置用于功率应用的半导体器件。

背景技术

设计用于射频(RF)功率应用的互补金属氧化物半导体(CMOS)器件在传统上已经要求在改善的RF性能与更高的击穿电压之间的折衷。例如，可以通过降低栅极几何尺寸(例如，通过使用短沟道长度)来改善CMOS器件的RF性能。然而，更小的栅极几何尺寸降低CMOS器件的击穿电压。因为降低的击穿电压限制在放大器配置中的CMOS器件的输出处可获得的电压摆幅，所以这种CMOS器件在功率应用中用处更小。

在一种处理击穿电压问题的方法中，CMOS器件可以被设计用于具有更低的电压摆幅的更大的电流驱动。然而，更大的电流驱动可能需要使得CMOS器件中的晶体管的宽度较大，因此对驱动电路呈现非期望的电容性负载。

另一种处理击穿电压问题的方法使用横向扩散金属氧化物半导体(LDMOS)晶体管。LDMOS晶体管具有在有源区和漏极之间的漂移区。漂移区被轻掺杂并且经历最大的电压摆幅。因为漂移区中的掺杂浓度受击穿电压要求限制，所以LDMOS器件牺牲更高的击穿电压而换来在漏极和源极端子之间流动的漏极电流的更高总电阻(称为导通状态电阻)。

另一种处理击穿电压问题的方法使用具有更厚的和更高电阻率的衬底的器件。这些器件可以提供更高电压的性能，但是也引入更高的导通状态损失。这些器件包括降低表面场(RESURF)器件，其中衬底二极管的耗尽区与横向二极管的耗尽区相互作用以降低表面场。在这些器件中，由于耗尽区的横向展宽而增加了击穿电压。

因此，存在相比于传统的半导体器件提供改善的RF性能和更高功率的高击穿电压半导体器件的需要。

发明内容

本发明提供用作用于放大输入信号的功率放大器的各种电子电路。示例电路包括MOSFET和JFET，二者都包括源极和漏极，其中JFET的源极直接耦合到MOSFET的漏极。MOSFET也包括栅极，同时JFET也包括顶部栅极和底部栅极二者。在一些实施例中，MOSFET和JFET的栅极具有不同的宽度。在各种实施例中，MOSFET和JFET二者的源极和漏极，以及JFET的顶部栅极和底部栅极被限定在衬底内，同时MOSFET的栅极被布置在衬底上。在一些示例中，衬底包括具有在绝缘体层之上的硅层的绝缘体上硅晶片，并且在这些实施例中，限定在衬底内的特征被限定在硅层内。

在各种实施例中，JFET的顶部栅极被耦合到MOSFET的栅极。在这些实施例中的一些实施例中，JFET的底部栅极也被耦合到MOSFET的栅极，并且在这些实施例中的一些实施例中，JFET的顶部栅极和底部栅极都被耦合到DC偏置源。

在示例电路的各种实施例中，JFET的顶部栅极被耦合到JFET的底部栅极，并且两个栅极都独立于MOSFET的栅极。在这些实施例中的一些实施例中，JFET的顶部栅极和底部栅极都被耦合到DC偏置源，而在这些实施例中的其他一些实施例中，JFET的顶部栅极和底部栅极都被耦合到地(ground)。在这些实施例中的又另一些实施例中，JFET的顶部栅极被耦合到第一DC偏置源和/或JFET的底部栅极被耦合到第二DC偏置源或地。

本发明也涉及各种器件。示例器件包括耦合到上文所述的功率放大器的收发器。在各种实施例中，收发器被配置以产生具有在约700MHz至约2.5GHz的范围内的频率的信号或者产生具有在约150MHz至约6GHz的范围内的频率的信号。在一些实施例中，收发器被布置在与MOSFET和JFET相同的衬底上。各种实施例进一步包括耦合到JFET的漏极的输出匹配电路。

进一步地，本发明也提供用于信号放大的方法。示例方法包括用第一信号控制MOSFET的栅极、用第二信号控制JFET的顶部栅极、以及用第三信号控制JFET的底部栅极，其中JFET处于与MOSFET的共源共栅(cascode)配置。在各种实施例中，第二信号依赖于第一信号并且在这些实施例中的一些实施例中，第三信号依赖于第二信号。类似地，在各种实施例中，第二信号独立于第一信号并且在这些实施例中的一些实施例中，第三信号依赖于第二信号。

本发明进一步提供了制作电子电路的方法。示例方法包括提供具有嵌入晶片内的在绝缘体层之上的硅层的绝缘体上硅晶片，诸如通过离子注入将包括源极和漏极的MOSFET限定在晶片的硅内，将包括源极、漏极、顶部栅极、和底部栅极的JFET限定在晶片的硅内，以及诸如通过光刻在硅上形成MOSFET的栅极。在各种实施例中，该方法进一步包括形成与JFET的源极和MOSFET的漏极都电通信的金属层，从而JFET的源极直接耦合到MOSFET的漏极。

本发明的另一示例电路包括基本在衬底中形成的MOS器件。该衬底包括限定在衬底内的第一阱，其中阱的特征在于例如通过平整化衬底所形成的顶部表面。限定在阱内的是底部栅极、限定在底部栅极和顶部表面之间的第一沟道、第一漏极、在第一漏极和源极之间的第二漏极、在第一漏极和第二漏极之间的第一栅极、以及在源极和第二漏极之间的间隙。MOS器件进一步包括布置在第一阱的顶部表面上方并且与间隙对准的电介质层和布置在电介质层上方的第二栅极。在示例MOS器件中，第一栅极控制第一沟道，第二栅极控制也布置在第一阱内的第二沟道。第一沟道和第二沟道被不同地掺杂，使得当一个沟道被掺杂为n型时，另一沟道被掺杂为p型。

示例MOS器件的各种实施例也包括限定在第一阱中的两个侧壁，以使得两个侧壁被连接到底部栅极。第二阱通过被围闭在两个侧壁之间以及底部栅极和顶部栅极之间的体积被限定在第一阱内。在一种配置中，两个侧壁中的一个侧壁被布置在第一栅极和第二栅极之间，以使得第一源极、第二栅极、和第二漏极包括在一个侧壁的一侧处于第三阱中的MOSFET。在这些实施例中，第一阱也包括，限定于其中的布置在一个侧壁和第一栅极之间的第二源极。在这些实施例中，第二源极、第一栅极、和第一漏极全部在第二阱内，并且与底部栅极和第一沟道一起构成双栅极JFET。在这些实施例中，一个侧壁被布置在第二源极和第二漏极之间，并且因此MOSFET和JFET从第二漏极通过限定在顶部表面上方的导电路径(诸如布置在衬底上的金属迹线)被电耦合到第二源极。在这些实施例中，一个或者两个侧壁可以具有与底部栅极相同的掺杂。至少一个侧壁被暴露在顶部表面处，以允许电压被施加到底部栅极。

在另一配置中，两个侧壁被布置以使得第一源极、第一漏极和第二漏极、第一栅极、以及第一沟道都被布置在第二阱内。这些实施例不包括第二源极，也不包括第三阱。相反，第一沟道在第二漏极和第一漏极之间提供电传导并且受第一栅极控制，布置在第二阱内的第二沟道在第一源极和第二漏极之间提供电传导并且受第二栅极控制。在这些实施例中，第二沟道被布置在底部栅极和第二栅极之间。注意，第一沟道和第二沟道被掺杂以使得当一个沟道被掺杂为n型时，另一沟道被掺杂为p型，因此，在这些实施例中，第二阱的相对侧被掺杂成一侧是n型且另一侧是p型，它们在第二漏极和底部栅极之间延伸的边界界面处相遇。

附图说明

为了简单和清晰而图示图中的元件，并且图中的元件没有按照比例绘制。一些元件的尺寸相对于其他元件可能被夸大以帮助改善本发明的各种实施例的理解。

图1图示了根据本发明的一个实施例的包括MOS栅极、结型栅极和两个邻近的N+区的双栅极半导体器件的示例截面。

图2图示了根据本发明的一个实施例的包括MOS栅极、结型栅极和使用导电层耦合的两个N+区的双栅极半导体器件的示例截面。

图3图示了根据本发明的一个实施例的包括MOS栅极、结型栅极和布置在MOS栅极和结型栅极之间的单个N+区的双栅极半导体器件的示例截面。

图4图示了根据本发明的一个实施例的在第二操作模式中的图3中的双栅极半导体器件示例截面。

图5图示了根据本发明的一个实施例的图1至图3和图6中的双栅极半导体器件的示例电路图。

图6图示了根据本发明的一个实施例的包括MOS栅极和结型栅极的双栅极半导体器件的示例截面。

图7提供了根据本发明的一个实施例的包括MOSFET和双栅极JFET的示例电子电路的电路图。

图8A、8B、和8C是根据本发明的三个实施例的示例电子电路的截面，每个示例电子电路包括MOSFET和双栅极JFET，其中MOSFET和JFET是不同的。

图9至图15提供了根据本发明的各种实施例的包括MOSFET和双栅极JFET的几种示例电子电路的电路图。

图16提供了用于使用在共源共栅配置中的MOSFET和双栅极JFET来放大信号的示例方法的流程图表示。

图17是根据本发明的一个示例实施例的MOS器件的截面视图。

图18是根据本发明的另一个示例实施例的MOS器件的截面视图。

具体实施方式

本公开涉及双栅极半导体器件，其特征在于允许输出电压的大的漂移(excursion)的高击穿电压，使这些半导体器件对于诸如功率放大的功率应用是有用的。在本文中公开的双栅极半导体器件包括金属氧化物半导体(MOS)栅极和结型栅极，其中结型栅极的偏置可以是MOS栅极的栅极电压的函数。这种双栅极半导体器件的击穿电压是MOS栅极和结型栅极的击穿电压的总和。因为单独的结型栅极具有本征地高的击穿电压，所以双栅极半导体器件的击穿电压比单独的MOS栅极的击穿电压更高。

与传统的互补金属氧化物半导体(CMOS)器件相比，除了在更高功率水平的可操作性之外，双栅极半导体器件提供改善的RF性能。可以使用本领域已知的半导体制作技术，基本上在衬底上和/或中制作双栅极半导体器件，并且可以使用具有在工艺流程中的细小的修改的用于CMOS和逻辑器件的标准制作工艺。

MOS栅极可以包括金属氧化物半导体结构。当电压被施加到MOS栅极时，该结构修改在半导体结构中的电荷分布，因此控制半导体结构的导电特征。MOS栅极可以因此起用作电控制的栅极或开关。该类型的栅极可以在金属氧化物半导体场效应管(MOSFET)中找到。结型栅极包括具有与沟道的其余区域相反的掺杂特征的半导体材料的沟道的区域，使得当电压被施加到结型栅极时，沟道中的电荷分布被修改并且由此控制沟道的导电特征。结型栅极可以因此充当电控制的栅极或开关。该类型的栅极可以在结型场效应管(JFET)中找到。结型栅极的有效电阻是由结型栅极的电压控制的沟道的电阻。

本文所公开的双栅极半导体器件可以被制作为包括在MOS栅极和结型栅极之间的一个或者多个注入区。与包括在MOS栅极和结型栅极之间的一个或者多个注入区的实施例相比，不具有在MOS栅极和结型栅极之间的注入区的实施例可以为双栅极半导体器件提供更高的空间密度配置。这些各种实施例的操作的原理是类似的，除了在MOS栅极沟道和漂移区之间的耗尽区被修改之外。

图1图示了包括MOS栅极、结型栅极和两个邻近的N+区(即注入区)的双栅极半导体器件的示例截面。双栅极半导体器件100可以使用本领域已知的半导体制作技术由掺杂硅、多晶硅、金属、和绝缘层的区和/或层形成。将要理解，如本文所使用的术语“氧化物层”是本领域的术语，指用作MOS器件中的势垒层的任何合适的绝缘层，不管它是否包括氧。该术语出现是因为该层传统上由二氧化硅形成，但是近些年，已经变成也可以由诸如低k电介质材料之类的其他材料制作，其中一些不包括氧。

双栅极半导体器件100包括P-衬底110、在P-衬底110中形成的N-阱120、N+源极130、栅极140、氧化物层150、N+区160、N+区162、P+栅极170、和N+漏极180。如本文所使用的那样，“+”符号指示所指示导电类型的强掺杂(例如，N+指示N型强掺杂)，“-”符号指示所指示导电类型的弱掺杂(例如，P-指示P型弱掺杂)。

诸如V_g1和控制电压V_g2之类的电信号可以分别被耦合到栅极140和P+栅极170。也可以使用本领域已知的半导体制作技术、使用布置在N+源极130、N+区160、N+区162和N+漏极180中每个的表面上的额外的多晶硅层(未示出)或金属层(未示出)将电信号耦合到N+源极130、N+区160、N+区162和N+漏极180。

双栅极半导体器件100包括由P-衬底110、N+源极130、和N+区160、栅极140、和氧化物层150形成的N型MOS场效应晶体管(也称为N沟道MOSFET)。双栅极半导体器件100也包括由P-衬底110、N-阱120、N+区162、P+栅极170和N+漏极180形成的N沟道结型场效应晶体管(也称为N型JFET)。在该实施例中，N+区160和N+区162是邻近的并且N+区162基本上被布置在N-阱120中。

备选地，双栅极半导体器件100的元件可以被配置以使得双栅极半导体器件100包括P型MOS栅极，所述P型MOS栅极包括P沟道结型栅极。在这种实施例中，根据本领域已知的制作技术，掺杂硅的区和/或层中的一些可以具有不同的掺杂。

双栅极半导体器件100可以被认为操作在两种模式。图1中图示的第一模式，由V_g1>阈值电压V_th和|V_g2-V_PI|≈0(即，V_g2-V_PI的绝对值约为0)指示。V_g1是栅极140处的电压，V_g2是P+栅极170处的电压，V_th是用于栅极140的阈值电压，以及V_PI是N+区162处的电压。在第一模式中，大于V_th的电压V_g1被施加到栅极140，以使得MOS栅极是“导通”的。控制电压V_g2被施加到P+栅极170，以使得结型栅极利用在控制电压V_g2和N+区162的电压V_PI之间的低电势差进行偏置。P+栅极170因此对电流流动呈现低的电阻，R_on。在第一模式中，半导体器件100在N+源极130和N+漏极180之间传导电流。在第二模式中，半导体器件100不传导电流。

返回图1，在第二模式中，负的控制电压V_g2被施加到P+栅极170并且P+栅极170之下的耗尽区延伸到N-阱120中的沟道(未示出)中。当被施加到P+栅极170的控制电压V_g2使得|V_g2-V_PI|大于夹断电压V_off时，P+栅极170之下的沟道被完全耗尽并且在N+区162和N+漏极180之间没有电流流动。类似地，在第二模式中，在N+源极130和N+漏极180之间没有电流流动。

当控制电压V_g2被施加到P+栅极170以使得|V_g2-V_PI|≈0(对应于第一模式)时，沟道是打开的并且多数载流子的电流可以在N+区162和N+漏极180之间流动。因此，P+栅极170(结型栅极)可以等效地表现为可变电阻器，其中当|V_g2-V_PI|>V_off时，具有高的有效电阻R_off，有效电阻R_off允许很少或者没有电流在N+源极130和N+漏极180之间流动，并且当|V_g2-V_PI|≈0时，具有允许最大电流流动的低的有效电阻R_on。

双栅极半导体器件100可以包括具有双栅极的器件，其中P+栅极170(结型栅极)处的控制电压V_g2可以是栅极140(MOS栅极)处的电压V_g1的函数。MOS栅极和结型栅极可以使用参考图5所描述的控制电路装置都被同时动态地偏置处于“导通”或“关断”状态。

在第二工作模式中的高的有效电阻R_off允许P+栅极170承受高电压并且将栅极140和N+区160之间的电压电势限制到小于MOS栅极击穿电压。因为双栅极半导体器件100的击穿电压是MOS栅极和P+栅极170的击穿电压的总和，所以P+栅极170的本征地高的击穿电压提供双栅极半导体器件100的高的击穿电压。

控制电压V_g2可以使用控制电路装置调整并且依赖于夹断电压V_off。控制电路装置可以包括配置成将来自栅极140的RF信号耦合到P+栅极170的电容器(未示出)。为了限制栅极140和P+栅极170之间的距离，电容器可以用在栅极140和P+栅极170之间并行的多层堆叠的金属层来实现。

图2图示了包括MOS栅极、结型栅极和使用导电层耦合的两个N+区的双栅极半导体器件的示例截面。双栅极半导体器件200可以使用本领域已知的半导体制作技术由掺杂硅、多晶硅、金属、和绝缘层的区和/或层形成。

双栅极半导体器件200包括P-衬底110、在P-衬底110中形成的N-阱120、N+源极130、栅极140、氧化物层150、N+区260、N+区262、导电层265、P+栅极170、和N+漏极180。导电层265可以是多晶硅层、金属层、或本领域中已知的另一导电层。如图2中所图示的那样，N+区260和N+区262被P-衬底110的区分离，并且N+区262基本上被布置在N-阱120中。

如本文所讨论的那样，关于双栅极半导体器件200，电信号(诸如V_g1和控制电压V_g2)可以分别被耦合到栅极140和P+栅极170。也可以使用本领域中已知的半导体制作技术、使用布置在N+源极130、N+区260、N+区262和N+漏极180中每个的表面上的额外的多晶硅层(未示出)或金属层(未示出)将电信号耦合到N+源极130、N+区260、N+区262和N+漏极180。

双栅极半导体器件200包括由P-衬底110、N-阱120、N+源极130、和N+区260、栅极140、和氧化物层150形成的N型MOSFET。双栅极半导体器件200也包括由P-衬底110、N-阱120、N+区262、P+栅极170和N+漏极180形成的N沟道JFET。在该实施例中，N+区260和N+区262被使用导电层265耦合。

备选地，双栅极半导体器件200的元件可以被配置以使得双栅极半导体器件200包括：包括P沟道结型栅极的P型MOS栅极或者包括P沟道结型栅极的N型MOS栅极或者包括N沟道结型栅极的P型MOS栅极。在该实施例中，根据本领域已知的半导体制作技术，掺杂硅的区和/或层中的一些可以具有不同的掺杂。

双栅极半导体器件200可以被认为如本文关于图1所描述的两种模式类似地操作。第一模式由V_g1>阈值电压V_th和|V_g2-V_PI|≈0指示，其中V_PI是N+区262处的电压。在第一模式中，大于V_th的电压V_g1被施加到栅极140以使得MOS栅极是“导通”的。控制电压V_g2被施加到P+栅极170以使得结型栅极利用在控制电压V_g2和N+区262的电压V_PI之间具有低电势差进行偏置。P+栅极170因此对于电流流动呈现低电阻R_on。在第一模式中，半导体器件200在N+源极130和N+漏极180之间传导电流。在第二模式中，半导体器件200不传导电流。

当控制电压V_g2被施加到P+栅极170以使得|V_g2-V_PI|≈0(对应于第一模式)时，沟道是打开的并且多数载流子的电流可以在N+区262和N+漏极180之间流动。因此，P+栅极170(结型栅极)可以等效地表现为可变电阻器，当|V_g2-V_PI|>V_off时，具有允许很少或者没有电流在N+源极130和N+漏极180之间流动的高有效电阻R_off，而当|V_g2-V_PI|≈0时具有允许最大电流流动的低有效电阻R_on。

双栅极半导体器件200可以包括具有双栅极的器件，其中P+栅极170(结型栅极)处的控制电压V_g2可以是栅极140处的电压的函数。MOS栅极和结型栅极都可以使用参考图5所描述的控制电路装置被同时动态地偏置处于“导通”状态或者“关断”状态。控制电路装置可以包括配置成如参考图1所描述的将来自栅极140的RF信号耦合到P+栅极170的电容器(未示出)。

在第二操作模式中，高有效电阻R_off允许P+栅极170承受高电压并且将栅极140和N+区260之间的电压电势限制到小于MOS栅极的击穿电压。因为双栅极半导体器件200的击穿电压是MOS栅极和P+栅极170的击穿电压的总和，所以P+栅极170的本征地高的电压提供双栅极半导体器件200的高击穿电压。

图3图示了包括MOS栅极和结型栅极和布置在MOS栅极和结型栅极之间的单个N+区的双栅极半导体器件的示例截面。双栅极半导体器件300可以使用本领域已知的半导体制作技术由掺杂硅、多晶硅、金属、和绝缘层的区和/或层形成。双栅极半导体器件300包括P-衬底110、在P-衬底110中形成的N-阱120、N+源极130、栅极140、氧化物层150、N+区360、P+栅极170、和N+漏极180。如图3中图示的那样，N+区360基本上被布置在N-阱120中。

如参考图1至图2所描述的那样，电信号(诸如V_g1和控制电压V_g2)可以被分别耦合到栅极140和P+栅极170。也可以使用本领域已知的半导体制作技术、使用布置在N+源极130、N+区360和N+漏极180中每个的表面上的额外的多晶硅层(未示出)或金属层(未示出)将电信号耦合到N+源极130、N+区360和N+漏极180。

双栅极半导体器件300包括由P-衬底110、栅极140、和氧化物层150形成的N型MOS栅极。双栅极半导体器件300也包括由P-衬底110、N-阱120、N+区360、P+栅极170和N+漏极180形成的N沟道JFET。在该实施例中，N+区360是N沟道JFET的源极并且邻接N型MOS栅极，N型MOS栅极包括栅极140和氧化物层150。

双栅极半导体器件300可以被认为如本文关于图1至图2所描述的两种模式类似地操作。第一模式由V_g1>阈值电压V_th和|V_g2-V_PI|≈0指示，其中V_PI是N+区360处的电压。在第一模式中，大于V_th的电压V_g1被施加到栅极140，以使得MOS栅极是“导通”的。控制电压V_g2被施加到P+栅极170，以使得结型栅极利用在控制电压V_g2和N+区360的电压V_PI之间的低电势差进行偏置。P+栅极170因此对于电流流动呈现低电阻R_on。在第一模式中，半导体器件200在N+源极130和N+漏极180之间传导电流。在第二模式中，半导体器件200不传导电流。

当控制电压V_g2被施加到P+栅极170以使得|V_g2-V_PI|≈0(对应于第一模式)时，沟道是打开的并且多数载流子的电流可以在N+区360和N+漏极180之间流动。因此，P+栅极170(结型栅极)可以等效地表现为可变电阻器，当|V_g2-V_PI|>V_off时，具有允许很少或者没有电流在N+源极130和N+漏极180之间流动的高有效电阻R_off，而当|V_g2-V_PI|≈0时允许最大电流流动的低有效电阻R_on。

如参考图1至图2所描述的那样，双栅极半导体器件300可以被认为是具有双栅极的器件，其中P+栅极170(结型栅极)处的控制电压V_g2可以是栅极140处的电压V_g1的函数。MOS栅极和结型栅极都可以使用参考图5所描述的控制电路装置被同时动态地偏置处于“导通”状态或者“关断”状态。控制电路装置可以包括配置成如参考图1所描述的将来自栅极140的RF信号耦合到P+栅极170的电容器(未示出)。

在第二操作模式中，高有效电阻R_off允许P+栅极170承受高电压并且将栅极140和N+区360之间的电压电势限制到小于MOS栅极的击穿电压。因为双栅极半导体器件300的击穿电压是MOS栅极和P+栅极170的击穿电压的总和，所以P+栅极170的本征地高的电压提供双栅极半导体器件300的高击穿电压。

图4图示了在第二操作模式中的图3的双栅极半导体器件300的示例截面。在第二操作模式中的双栅极半导体器件300的本文的描述类似地应用于分别参考图1至图2所描述的双栅极半导体器件100和200的第二操作模式。

在第二操作模式中，被施加到栅极140的电压V_g1低于阈值电压V_th，从而MOS栅极是“关断”的。控制电压V_g2被施加到P+栅极170，以使得结型栅极通过使用V_g2和N+区360的电压V_PI之间的高电势差被偏置在夹断电压V_off附近。P+栅极170因此对于漂移区(诸如图4中所图示的漂移区420)的电流流动呈现高有效电阻R_off。高有效电阻R_off由在P+栅极170之下和周围延伸的耗尽区(诸如图4中图示的耗尽区410)产生。

在第二操作模式中的高有效电阻R_off允许P+栅极170承受高电压并且将栅极140处的电压摆幅限制到小于MOS栅极的击穿电压。第二操作模式有效地保护栅极140免受高于击穿电压的电压。因为双栅极半导体器件300的击穿电压是MOS栅极和P+栅极170的击穿电压的总和，所以P+栅极的本征地高的击穿电压提供双栅极半导体器件300的高击穿电压。

图5图示了图1至图2的双栅极半导体器件的示例电路图。电路500包括N沟道JFET 510、N沟道MOSFET 530、和控制电路装置530。控制电路装置530将可以是N沟道MOSFET 520的电压V_g1的函数的控制电压V_g2提供到N沟道JFET 510的栅极。控制电路装置530工作以同时动态地偏置N沟道MOSFET 520和N沟道JFET510二者处于“导通”状态或者“关断”状态。控制电路装置530可以是可以将来自N沟道MOSFET的栅极的RF信号耦合到N沟道JFET的栅极的电容器。

控制电路装置530提供控制电压V_g2以偏置N沟道JFET 510，以使得当N沟道MOSFET是“关断”时(即V_g1<V_th)，R_off有效电阻是最大值。通常，控制电压V_g2偏置N沟道JFET 510邻近夹断电压V_off。当N沟道MOSFET 520是“导通”时(即V_g1>V_th)，则控制电路530提供控制电压V_g2以偏置N沟道JFET 510，以使得R_on有效电阻是最小的并且电流是最大的。R_on至R_off有效电阻变化的大范围允许N沟道JFET 510的漏极处的电压的大的漂移和用于参考图1至图2所描述的双栅极半导体器件的相应的高功率性能。参考图1至图2所描述的双栅极半导体器件也可以表示为类似于电路500的电路图，其中N沟道结型栅极510可以被P沟道结型栅极(未示出)替代并且N沟道MOS栅极520可以被P沟道MOS栅极(未示出)替代。

图6图示了根据本发明的一个实施例的双栅极半导体器件的截面。在该实施例中，双栅极半导体器件600可以以比参考图1至图4所描述的实施例更高的空间密度配置来制作。如图6中所图示的那样，双栅极半导体器件600不包括N+区，诸如参考图1至图4所描述的N+区160、N+区162、N+区260、N+区262和N+区360。因此，不使用MOS栅极和结型栅极之间的N+区的常见的注入来制作双栅极半导体器件600。双栅极半导体器件600的操作的原理类似于参考图1至图3所描述的双栅极半导体器件100、200和300的操作(包括参考图4所描述的第二操作模式的描述)的原理。

双栅极半导体器件600可以使用本领域已知的半导体制作技术由掺杂硅、多晶硅、金属、和绝缘层的区和/或层形成。双栅极半导体器件600包括P-衬底110、在P-衬底110中形成的N-阱120、N+源极130、栅极140、氧化物层150、P+栅极170和N+漏极180。

诸如V_g1和控制电压V_g2的电信号可以分别被耦合到栅极140、和P+栅极170。可以使用本领域已知的半导体制作技术、使用布置在N+源极130和N+漏极180中每个的表面上的额外的多晶硅层(未示出)或者金属层(未示出)将电信号耦合到N+源极130和N+漏极180。

双栅极半导体器件600可以被认为类似于参考图1至图4所描述的两个操作模式操作。在第一模式中，电流在N+源极130和N+漏极180之间传导。在第二模式中，电流不传导。在第一模式中，大于阈值电压V_th(未示出)的电压V_g1被施加到栅极140。控制电压V_g2被施加到P+栅极170，因而对电流流动呈现低的有效电阻R_on。

在第二操作模式中，被施加到栅极140的电压V_g1低于阈值电压V_th，并且控制电压V_g2被施加到P+栅极170，因此对电流流动呈现高的有效电阻R_off。高的有效电阻R_off由耗尽区产生，耗尽区类似于参考图4所描述的耗尽区410，在P+栅极170之下和周围延伸。

图7提供了用于放大诸如RF信号的输入信号的示例电子电路700的电路图。电子电路700包括以共源共栅配置的MOSFET 705和双栅极JFET 710。在电路700中，JFET 710用作可变电阻器。

MOSFET 705和双栅极JFET 710是不同的晶体管。如本文所使用的那样，除了晶体管共享共同的注入区，两个晶体管被限定为不同的。作为一个示例，N+区260和262(图2)分别是不同的晶体管的漏极和源极。作为另一示例，N+区160和162(图1)分别是不同的晶体管的漏极和源极，因为它们两个共享N+注入区。

MOSFET 705包括漏极和源极，并且在操作中源极被耦合到电源，诸如V_DD。MOSFET 705受栅极控制，栅极在操作中从诸如收发器715的信号源接收输入信号，例如RF输入信号。电路700的各种实施例包括在收发器715和MOSFET 705的栅极之间的输入匹配电路720以匹配其每侧上的阻抗。一种示例匹配电路720包括电容器和电感器，其中电容器被耦合在地与收发器715和MOSFET 705的栅极之间的节点之间，而电感器被布置成在节点和MOSFET 705的栅极之间成一条线。在各种实施例中，MOSFET 705的栅极长度，即位于源极和漏极之间的栅极注入的长度，小于1微米。注意栅极宽度是在垂直于栅极长度测量的衬底的平面中的栅极的尺寸。在各种实施例中，MOSFET 705可以是NMOSFET或PMOSFET。

在一些实施例中，信号源，诸如收发器715，被布置在与MOSFET705和双栅极JFET 710相同的衬底上。在另外的实施例中，信号源产生具有在约700MHz至约2.5GHz的范围内的频率的信号。在另外的实施例中，信号源产生具有在约150MHz至约6GHz的范围内的频率的信号。

双栅极JFET 710包括由受两个栅极(分别布置在沟道上方和下方的顶部栅极725和底部栅极730)控制的沟道电连接的源极和漏极。在各种实施例中，双栅极JFET 710可以是NJFET或PJFET。在各种实施例中，双栅极JFET 710包括亚微米栅极长度。双栅极JFET710的漏极被耦合到天线735或配置用于信号传输的另一器件。在一些实施例中，天线735通过由无源网络形成的输出匹配电路740被耦合到双栅极JFET 710的漏极，输出匹配电路740也被提供以匹配阻抗。

双栅极JFET 710的源极被耦合到MOSFET 705的漏极。在一些实施例中，双栅极JFET 710的源极被直接耦合到MOSFET 705的漏极。如本文所使用的那样，“直接耦合”意指在被耦合的晶体管之间的电连接中没有有源部件。在一些实施例中，双栅极JFET 710的源极通过通孔和诸如导电层265(图2)的迹线被耦合到MOSFET 705的漏极。在一些实施例中，双栅极JFET 710和MOSFET 705的漏极之间的点包括公共节点(CN)点。如图7所示，在一些示例中，电子电路700也可以包括，在公共节点点和地之间耦合的可选的公共节点电路750。

如上文说明的那样，JFET 710受顶部栅极725和底部栅极730控制。在各种实施例中，顶部栅极725和底部栅极730是相互依赖的(例如共同受控)或独立的，并且可以受地、DC偏置、被施加到MOSFET 705的栅极的输入信号、或者输入信号加DC偏置控制。控制顶部栅极725和底部栅极730的各种示例方法被参考图9至图15讨论。在图7提供的示例中，顶部栅极725和底部栅极730被类似于控制电路530(图5)的可选的JFET栅极电路745的输出共同控制。

JFET栅极电路745用来改善用作功率放大器的本发明的实施例的性能。底部栅极730的偏置确定顶部栅极725的电压以夹断JEFT710，其中JFET 710的夹断电压是用于MOSFET 705的漏极的限制值。用于底部栅极730偏置的合适值是允许JFET 710的夹断电压保护MOSFET 705处于可靠区的值。在一些实施例中，JFET 710的顶部栅极725被保持在0V。但是很大的栅极至源极和栅极至漏极电容将漏极和源极的很大的电压耦合到栅极电压上，降低了JFET 710的R_off和R_on变化的效率。JFET栅极电路745的功能是通过施加相反的信号抵消顶部栅极725上的这些信号。

在一些实例中，如图7所示，电子电路700也可以包括耦合在公共节点点和地之间的可选的公共节点电路750。公共节点电路750也用来改善用作功率放大器的本发明的实施例的性能。公共节点电路750补偿MOSFET 705的栅极至漏极电容和JFET 710的栅极至源极电容的效应。在一些实施例中，公共节点电路750可以是单个电感或者配置成与MOSFET 705和JFET 710的所说明的电容在特定频率谐振的串联电感器-电容器(LC)网络。

图8A提供包括MOSFET 805和双栅极JFET 810的示例电子电路800的截面，其中MOSFET 805和JFET 810构成不同的晶体管。如先前的实施例中，MOSFET 805和双栅极JFET 810可以使用本领域已知的半导体制作技术由掺杂硅、多晶硅、各种金属、和各种绝缘层的区或层形成。在该示例中，双栅极JFET 810的源极815通过金属层825和通孔830被直接耦合到MOSFET 805的漏极820。作为不同的晶体管，MOSFET 805和双栅极JFET 810可以在相同衬底上的不同位置处并且具有不同的尺寸，诸如不同的宽度来实现。

JFET 810附加地包括漏极835、顶部栅极840、和底部栅极845。顶部栅极840和底部栅极845被布置在将JFET 810的源极815耦合到漏极820的N沟道850上方和下方。底部栅极845由提供电连接到底部栅极845的两个P阱855界定。JFET 810被布置在包括两个N阱860和N隔离层865的N阱区内。在这些实施例中，P阱855也用来将N沟道850与N阱860隔离。

如图8A所示，MOSFET 805的栅极870受信号V_g1控制。类似地，JFET 810的顶部栅极840和底部栅极845分别受信号V_g2和V_g3控制。如上文说明的那样，信号V_g2可以依赖于或者独立于信号V_g1。附加地，信号V_g3可以依赖于或者独立于信号V_g2。

图8B提供了包括MOSFET 805和双栅极JFET 810的另一示例电子电路875的截面，其中MOSFET 805和JFET 810构成不同的晶体管。在电路875中，MOSFET 805和双栅极JFET 810中每个都被布置在单独的N阱区内。这里，其中布置MOSFET 805的N阱区由两个N阱880和N隔离层885界定。这些实施例有利地将MOSFET805与JFET 810的衬底隔离。

图8C提供了包括MOSFET 805和双栅极JFET 810的另一示例电子电路875的截面，其中MOSFET 805和JFET 810构成不同的晶体管。图8C中的电子电路890与图8B中的电子电路875不同在于N隔离层865跨整个衬底是连续的。这里，其中布置MOSFET的N阱区由两个N阱880和与界定JFET 810的阱相同的N隔离层865界定。

例如，从具有嵌入的N隔离层865的衬底开始，可以产生图8C图示的电子电路的实施例。衬底可以通过在晶片的一个表面上生长氧化物层、将第二晶片键合到该表面、然后从第二晶片的背面朝向氧化物层进行抛光直到在N隔离层865上方实现期望的材料厚度来实现；该衬底通常被称为绝缘体上硅(SOI)晶片。限定在衬底内的MOSFET 805和JFET 810的各种特征然后由离子注入技术从更深的特征前进到更浅的特征来形成。在衬底上形成的特征(像金属线825和栅极870)，例如，可以由光刻方法形成。例如，可以通过由离子注入形成N隔离层865和可选地N隔离层885，接着由离子注入形成限定在衬底内的其余的特征，然后接着由光刻在衬底上形成那些特征来生产图8A和图8B所图示的电子电路的实施例。

图9提供了包括电子电路700和进一步包括耦合到顶部栅极725和底部栅极730的DC偏置源910的示例电子电路900的电路图。在操作中，DC偏置电压被添加到输入信号以控制顶部栅极725和底部栅极730。在各种实施例中，DC偏置电压可以是正的或者负的。可以在顶部栅极725和底部栅极730上施加负栅极电压以降低公共节点电压，以这种方式确保MOSFET 805的漏极保持在其可靠区。相反，可以在顶部栅极725和底部栅极730上施加正栅极电压以使用可靠漏极电压的完整漂移来提高性能。在诸如电子电路900的实施例中，并且在下文所描述的一些实施例中，MOS和JFET栅极电路745和公共节点电路750都是可选的。

图10提供了用于包括电子电路700和进一步包括耦合到顶部栅极725的第一DC偏置源1010和耦合到底部栅极730的第二DC偏置源1020的示例电子电路1000的电路图。在操作中，独立DC偏置电压被添加到输入信号以独立地控制顶部栅极725和底部栅极730中的每个栅极。在各种实施例中，每个DC偏置电压可以是正的或者负的。电容器1030被添加在顶部栅极725和底部栅极730之间以允许不同的DC偏置被施加到每个栅极，同时施加与被施加到MOSFET 705的栅极相同的、耦合到顶部栅极725和底部栅极730中每个栅极的RF。

图11提供了用于示例电子电路1100的电路图，电子电路1100包括电子电路700但没有MOS和JFET栅极电路745并且其中顶部栅极725和底部栅极730都被耦合到地。

图12提供了用于示例电子电路1200的电路图，电子电路1200包括电子电路700但没有MOS和JFET栅极电路745并且其中顶部栅极725和底部栅极730都被耦合到DC偏置源910。在各种实施例中，DC偏置电压可以是正的或者负的。

图13提供了用于示例电子电路1300的电路图，电子电路1300包括电子电路700但没有MOS和JFET栅极电路745。附加地，与图7相反，第一DC偏置源1010被耦合到顶部栅极725，第二DC偏置源1020被耦合到底部栅极730，而不是顶部栅极725和底部栅极730相互依赖。在各种实施例中，每个DC偏置电压可以是正的或者负的。在图11至图13所图示的那些实施例中，顶部栅极725和底部栅极730的控制独立于输入信号。

图14提供了用于示例电子电路1400的电路图，电子电路1400包括电子电路1300并且进一步包括MOS和JFET栅极电路745。图15提供了用于示例电子电路1500的电路图，电路1500包括修改以使得底部栅极730独立于顶部栅极725的电子电路700，并且进一步包括耦合到顶部栅极725的DC偏置源910，同时底部栅极730被耦合到地。在图14和图15图示的那些实施例中，顶部栅极725的控制依赖于输入信号同时底部栅极730的控制独立于输入信号。仅将RF信号施加到JFET 710的顶部栅极725的优点是顶部栅极725和源极或漏极端子之间的电容小于底部栅极730和源极或漏极端子之间的电容，并且顶部栅极725比底部栅极730对控制沟道电流流动更有效。

图16提供了用于利用与双栅极JFET 710处于共源共栅配置的MOSFET 705来放大信号的示例方法1600的流程图表示。该方法包括用第一信号(即将要被放大的输入信号)控制MOSFET的栅极的步骤1610、用第二信号控制JFET的顶部栅极的步骤1620、以及用第三信号控制JFET的底部栅极的步骤1630。将要认识到的是图16所图示的步骤旨在同时被执行。

在各种实施例中，第二信号独立于第一信号，并且在这些实施例的一些实施例中，例如，在MOSFET的栅极和JFET的顶部栅极被容性耦合的地方，两个信号是相同的。在这些实施例中的一些实施例中，第三信号也依赖于第一信号和第二信号，诸如图7所示，而在其他实施例中，第三信号独立于第一信号和第二信号，诸如在图14和图15中。

在各种实施例中，第二信号独立于第一信号，诸如图11至图13所示。在这些实施例中的一些实施例中，第三信号依赖于第二信号，而在其他实施例中，第三信号独立于第二信号。

在各种实施例中，第一信号包括输入信号和DC偏置的总和。也在各种实施例中，第二信号和第三信号中任一个或全部可以是固定的DC偏置(或是正的或是负的)或地。

图17提供了本发明的又另一示例MOS器件1700的截面视图。MOS器件1700包括衬底1705，衬底1705包括限定在衬底1705中的第一阱1710。第一阱1710特征在于顶部表面1715，并且具有其中限定的第一源极1720、第一漏极1725和第二漏极1730、底部栅极1735、第一顶部栅极1740。顶部表面1715与衬底1705的顶部表面重合，并且例如可以通过平整化工艺形成。第一阱1710也包括将第一阱1710与衬底1705的剩余部分隔离的隔离结构。隔离结构包括平行于顶部表面1715布置的隔离层，并且也包括两个侧壁，每个侧壁都连接到隔离层的相对端部，并且每个侧壁都延伸到顶部表面1715。依赖于上下文，本文所使用的术语“阱”可以指隔离结构或者由此围闭的整个体积，其中结构和围闭的体积由于不同的掺杂是结构上可区分的。

第一源极1720和第二漏极1730被间隙1745隔开。MOS器件1700也包括布置在第一阱1710的顶部表面1715上方并且与间隙1745对准的电介质层1750，和布置在电介质层1750上方并且类似地与间隙1745对准的第二顶部栅极1755。例如，第二顶部栅极1755可以包括导电材料，诸如多晶硅或金属。第一阱1710进一步包括限定在底部栅极1735和顶部表面1715之间的第一沟道1760。

在图17的实施例中，底部栅极1735由两个侧壁1770界定。每个侧壁1770都连接到底部栅极1735的相对端部，并且至少一个侧壁1770延伸到顶部表面1715。侧壁1770与底部栅极1735一起限定布置在第一阱1710内的第二阱。第一漏极1725、第一顶部栅极1740、第一沟道1760、和第二源极1765被布置在第二阱内，以使得第一顶部栅极1740被布置在第一漏极1725和第二源极1765之间。侧壁1770将底部栅极1735电连接到顶部表面1715，其中至少一个电接触(未示出)可以允许偏置电压被施加到底部栅极1735。在该实施例中，第一顶部栅极1740、第二源极1765、和底部栅极1735和第一沟道1765共同地形成这些实施例中的JFET。

在各种实施例中，衬底1705可以是具有第一掺杂(例如P-)的硅，第一阱1710的隔离结构可以具有第二掺杂，诸如N-，底部栅极1735可以具有第三掺杂，诸如P+，第一源极1720、第一漏极1725、第二漏极1730、和第二源极1765可以具有第四掺杂，诸如N+，以及顶部栅极1740可以具有诸如P+的第五掺杂，可选地第五掺杂可以是与底部栅极1735的第三掺杂相同的掺杂。在第二阱内的其余的材料(包括第一沟道1760)可以具有诸如N-的第六掺杂，第六掺杂可选地可以是与第一阱1710的第二掺杂相同的掺杂。在第一阱1710内但在第二阱外的其余的材料包括第一源极1720、第二漏极1730、和间隙1745。除了第一源极1720和第二漏极1730以外，该材料可以被视为布置在第一阱1710内并且具有诸如P-的第七掺杂的第三阱。第七掺杂可选地可以是与衬底1705的第一掺杂相同的掺杂。在间隙1745中和周围的该材料构成具有第七掺杂的第二沟道1775。第一源极1720、第二漏极1730、第二顶部栅极1755、和第二沟道1775共同形成MOSFET。在第二阱和第三阱内的材料被掺杂以使得当一个被掺杂为n型时，另一个被掺杂为p型。在这些实施例中，第三阱缺少类似于第一阱1710的隔离结构和第二阱的底部栅极1735和侧壁1770的限定结构，但是可以被限定为第一阱1710所围闭的体积的没有在第二阱内的部分。

在图17的实施例中，一个侧壁1770被布置在第二漏极1730和第二源极1765之间。第二阱内的材料将第二源极1765与该侧壁1770电绝缘，同时第三阱内的材料将第二漏极1730与该侧壁1770电绝缘。由于该侧壁1770与第二漏极1730和第二源极1765二者都绝缘，电流不能流经其中。相反，第二漏极1730通过金属层1780和通孔1785被直接耦合到第二源极1765以提供其间的电流路径。

布置在顶部表面1715上的电接触(未示出)提供电连接到栅极1735、1740，源极1720、1765，漏极1725,、1730，和可选地第一阱1710。第二栅极1755被电接触类似地电连接。栅极1735、1740、1755可以如上面的实施例所描述的那样受控制。第一阱1710可选地可以通过电接触被偏置。

图18提供了本发明的又另一示例MOS器件1800的截面视图。MOS器件1800包括衬底1805，衬底1805包括限定在衬底1505中的第一阱1810。第一阱1810特征在于顶部表面1815，并且具有其中限定的第一源极1820、第一漏极1825和第二漏极1830、底部栅极1835、和第一顶部栅极1840。顶部表面1815与衬底1805的顶部表面重合，并且例如可以通过平整化工艺形成。第一阱1810也包括将第一阱1810与衬底1805的剩余部分隔离的隔离结构。隔离结构包括平行于顶部表面1815布置的隔离层，并且也包括两个侧壁，每个侧壁都连接到隔离层的相对端部，并且每个侧壁都延伸到顶部表面1815。

第一源极1820和第二漏极1830被间隙1845隔开。MOS器件1800也包括布置在第一阱1810的顶部表面1815上方并且与间隙1845对准的电介质层1850，和布置在电介质层1850上方并且类似地与间隙1845对准的第二顶部栅极1855。例如，第二顶部栅极1855可以包括导电材料，诸如多晶硅或金属。第一阱1810进一步包括限定在底部栅极1835和顶部表面1815之间的第一沟道1860。

在图18的实施例中，底部栅极1835由两个侧壁1870界定。每个侧壁1870都连接到底部栅极1835的相对端部，并且至少一个侧壁1870延伸到顶部表面1815。侧壁1870与底部栅极1835一起限定布置在第一阱1810内的第二阱。第一源极1820、第二漏极1830、第一顶部栅极1840、第一漏极1825、和第一沟道1860都被布置在第二阱内，其中第一顶部栅极1840和第二漏极1830被布置在第一源极1820和第一漏极1825之间，第一顶部栅极1840被布置在第一漏极1825和第二漏极1830之间。侧壁1870将底部栅极1835电连接到顶部表面1815，其中至少一个电接触(未示出)可以允许偏置电压被施加到底部栅极1735。

在各种实施例中，衬底1805可以是具有第一掺杂(例如P-)的硅，第一阱1810的隔离结构可以具有第二掺杂，诸如N-，底部栅极1835可以具有第三掺杂，诸如P+，第一源极1820、第一漏极1825、和第二漏极1830可以具有第四掺杂，诸如N+，以及顶部栅极1840可以具有诸如P+的第五掺杂，可选地第五掺杂可以是与底部栅极1835的第三掺杂相同的掺杂。

在第二阱内的剩余的材料被分为两个区，具有第六掺杂的第一区1875和具有第七掺杂的第二区1880，其中第六掺杂和第七掺杂是相反的类型，意指当一个掺杂是n型掺杂时，另一掺杂是p型。第六掺杂可选地可以与第一掺杂相同和/或第七掺杂可以与第二掺杂相同。在第二阱内的在第一区1875和第二区1880之间的边界在底部栅极1835和第二区1835之间延伸，以使得第二漏极1830与区1875、1880二者都接触。第一沟道1860被布置在第二区1880内并且可以在两个漏极1820、1830之间提供电传导。第二沟道1885被布置在第一区1875内并且可以在第一源极1820和第二漏极1830之间提供电传导。

布置在顶部表面1815上的电接触(未示出)提供电连接到栅极1835、1840，源极1820，和漏极1825、1830。第二栅极1855被类似地电连接。栅极1835、1840、1855可以如上面的实施例所描述的那样受控制。

本文所讨论的实施例是本发明的示例。如参考附图所描述的这些实施例，所描述的方法或特定元件的各种修改或者改编对本领域技术人员可以变得显而易见。所有依赖本发明的教导的，以及通过其这些教导已经推进了本领域的这样的修改、改编、或变化，被认为在本发明的精神和范围内。因此，这些描述和附图不应当以限制的意义被考虑，正如应当理解的是本发明绝不是限制到仅图示的实施例。