一种利用衬底偏压反馈增强STT-MRAM读可靠性的电路

摘要

一种利用衬底偏压反馈增强STT-MRAM读可靠性的电路，由读取电路单元、1T-1MTJ存储单元、参考单元和读取放大器单元组成；该参考单元由两个并联的‘0’状态和‘1’状态的存储单元构成，信号VG-access控制1T-1MTJ存储单元选通的字线信号；该读取电路单元包括两个部分，第一部分为电压钳制电路，用于保持数据支路和参考读取支路的读取电压基本相同；第二部分为负载电路，用于将读取电流转化为读取电压，读取电压和参考电压进入二级读取放大器，将读取信号进一步放大。本发明通过采用衬底偏压正反馈的方法，调节读取电路中负载晶体管的衬底偏压，增大读取电压和参考电压之间的差值，从而增大读取裕量，提高读可靠性。

说明书

技术领域

本发明涉及一种利用衬底偏压反馈增强STT-MRAM读可靠性的电路。它通过采用衬底偏压 正反馈的方法，调节读取电路中负载晶体管的衬底偏压，增大读取电压和参考电压之间的差值， 从而增大读取裕量，提高读可靠性。属于非易失性存储器电路设计技术领域。

背景技术

随着CMOS工艺节点的降低，处理器的功耗尤其是存储系统的静态功耗成为亟待解决的问 题。

近年来，研究人员提出了自旋转移力矩磁性存储技术(Spin Transfer Torque-Magnetic Random  Access Memory，STT-MRAM)。附图1所示为典型的晶体管串联磁性隧道结(1Transistor-1 Magnetic Tunnel Junction,1T-1MTJ)的存储单元结构。MTJ是STT-MRAM的核心。它中间为隔 离层，上下两层为铁磁层。其中一个铁磁层的磁化方向固定，被称作参考层(或固定层)，另 一层的磁化方向能通过加入自旋极化电流而改变，被称作自由层。MTJ有两种状态：如果自 由层与参考层磁化方向相同，MTJ呈现低阻态，通常表示数据‘0’，反之，MTJ呈现高阻态， 表示数据‘1’。作为一种新兴的存储技术，STT-MRAM具有以下优势：1.静态功耗极低；2.读 写速度快；3.与互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor,CMOS)工 艺兼容；4.非易失性；5.存储密度高等。

但是随着MTJ的尺寸不断减小，实现低的读取错误率成为了设计STT-MRAM的一大挑战。 衬底偏置是通过改变MOS管衬底和源之间的电压来改变阈值电压的一种方法，本发明提出了 一种新的读电路，通过调节负载晶体管衬底偏置电压增大读取电压裕量，并通过正反馈进一步 增强电路的读可靠性。

发明内容

1、目的：本发明提供了一种利用衬底偏压反馈增强STT-MRAM读可靠性的电路，通过调整负 载晶体管的衬底偏置电压，同时扩大读取“1”和“0”时的读取电压裕量，增强读取数据 的可靠性。

2、技术方案：本发明的电路结构附图2(b)所示。该电路由四个主要部分组成，分别为：读 取电路单元，1T-1MTJ存储单元，参考单元，读取放大器单元。其中，参考单元由两个并 联的‘0’状态和‘1’状态的存储单元构成。信号V_G-access控制1T-1MTJ存储单元选通的字线信 号。读取电路单元包括两个部分，第一部分为电压钳制电路(包含NCD，NCR0和NCR1)， 用于保持数据支路和参考读取支路的读取电压基本相同。第二部分为负载电路，用于将读 取电流转化为读取电压。包括数据支路上的PDD和PLD，以及参考支路上的PDR0，PDR1 和PLR0，PLR1。之后，读取电压和参考电压进入二级读取放大器，将读取信号进一步放 大。

读取电压和参考电压与各自支路上的负载晶体管的输出阻抗成正比。正常情况下，负 载晶体管的衬底接Vdd。附图2(a)所示为传统的电路结构。本发明与之不同的地方在于 对负载晶体的衬底偏置调节的方法。如图2(a)中的虚线所示，传统电路中对PLD，PLR0 和PLR1的衬底全部与参考电压V_ref相连。而本发明所提出的电路将PLD的衬底与参考电 压V_ref相连，PLR0和PLR1的衬底与读取电压V_data相连，形成正反馈结构，如图2(b)所 示。通过调节衬底电压调整负载晶体管的阈值电压，进而影响其驱动电流，达到放大读取 电压和参考电压压差的效果，增强读数据可靠性。

3、优点与功效：运用本发明所提出的电路对STT-MRAM的存储单元进行读取，能有效增大读取 裕量，从而使得STT-MRAM的读取可靠性得到显著提高。

附图说明

图1为一个1T-1MTJ的STT-MRAM单元示意图。

图2(a)为传统电路示意图，

图2(b)为本发明的电路示意图。

图3为本发明所设计电路读取数据‘0’时的读取裕量与传统读取电路的读取裕量对比示 意图。

图4为本发明所设计电路读取数据‘1’时的读取裕量与传统读取电路的读取裕量对比示 意图。

具体实施方式

图1为一个1T-1MTJ的STT-MRAM单元示意图，图2(a)为传统电路示意图；

如图2(b)所示，在读取数据时，读使能信号EN低电平有效，存储单元、参考单元的字线选 通信号V_{G_access}以及钳制电压信号V_{G_clamp}高电平有效。数据读取过程开始。

如果数据单元存储“0”，MTJ为低阻态，I_data将大于I_ref。因此，在由PLD和PDD组 成的数据读取分支电路中，压降比包含PDR和PLR的参考分支电路要大。所以，V_data要 低于V_ref。由于PLD的源极和衬底间的电压V_SBD＝V_S-V_ref，PLR的为V_SBR＝V_S-V_data。考虑 PLD和PLR的源电压V_S大致相同(近似等于V_dd)，V_SBD将会小于V_SBR。这是因为根据晶 体管阈值电压公式，

其中，V_th0为衬底无偏压时的阈值电压，为费米电势，V_SB为晶体管源极和衬底之间 的偏置电压，γ为体效应系数。

PLR0，PLR1阈值电压的增加要大于PLD。因此，PLR0，PLR 1的驱动能力被衬底偏 置电压进一步抑制了，而PDR的驱动能力则相对增强。这样的结果是，读取电压V_data和 参考电压V_ref之间的压差进一步扩大，提高了读取裕量。

如果数据单元存储“1”，此时MTJ为高阻态，I_data将小于I_ref。因此，在由PLD和PDD 组成的分支里压降比包含PDR和PLR的分支要小。所以，V_data要高于V_ref。由于PLD的 源极和衬底间的电压V_SBD＝V_S-V_ref，PLR的为V_SBR＝V_S-V_data。考虑PLD和PLR的源电压大 致相同(近似等于V_dd)，V_SBD将会大于V_SBR。因而，PLR0，PLR1阈值电压的增加要小于 PLD。因此，PLR0，PLR1的驱动能力通过衬底偏置增强，而PDR的驱动能力进一步被抑 制。结果，读取电压和参考电压之间的压差进一步扩大，提高了读取裕量。

本电路读取电压裕量如图3、图4所示。图3是读取数据‘0’的读取电压裕量示意图， 图4是读取数据‘1’的读取电压裕量示意图。水平轴表示读取电压和参考电压值，竖直轴 表示读取电压和参考电压分布情况。从图上，我们能清楚的观察到：在传统读取电路设计 中，读取电压和参考电压之间有一个明显的重叠会导致读取错误。而本发明所提出电路， 这个重叠则完全被消除，而且具有很大的读取裕量，从而读取可靠性得以明显提高。