用LDMOS器件实现的电流采样电路

摘要

本发明公开了一种用LDMOS器件实现的电流采样电路，采样管和被采样管都为LDMOS器件，采样管设置在被采样管的中间区域，采样管的源区有效宽度由源区的N+区和栅极的接触宽度决定；在采样管的漏区漂移区中设置有耐压缓冲层，耐压缓冲层能够定义出和源区的有效部分对齐的有效漏区漂移区、同时不缩小整个漏区漂移区的环绕范围。本发明通过源区的有效宽度的缩小能提高电路的采样比，通过有效漏区漂移区和源区的N+区对齐的设置，能够使得采样管的源漏之间的寄生电阻和被采样管的源漏之间的寄生电阻成比例，能够高采样比的稳定性。本发明还能提高采样管和被采样管匹配度和稳定性，能减少电路占用面积并提高集成度。

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种用LDMOS器件实现的电流采样 电路。

背景技术

LDMOS器件为一种高耐压场效应管，能用于形成电流采样电路。如图1所示，是 现有用LDMOS器件实现的电流采样电路的示意图。现有用LDMOS器件实现的电流采样 电路包括电流采样用LDMOS器件1和电流对比用LDMOS器件2，电流采样用LDMOS器 件1和电流对比用LDMOS器件2的栅极3共接、漏极4共接、源极5A、5B分开接出

如图2所示，是现有第一种用LDMOS器件实现的电流采样电路的版图结构示意图。 虚线方框6所示区域为电流对比用LDMOS器件2的形成区域，虚线方框7所示区域为 电流采样用LDMOS器件1的形成区域。电流采样用LDMOS器件1为分立型结构，电流 采样用LDMOS器件1放置在电流对比用LDMOS器件2的旁边。在俯视面上，电流对比 用LDMOS器件2包括源区8、多晶硅栅极9、漏区漂移区10、漏区11和多晶硅场板 12。电流采样用LDMOS器件1包括源区13、多晶硅栅极14、漏区漂移区15、漏区17 和多晶硅场板16。电流采样用LDMOS器件1和电流对比用LDMOS器件2在对应的AA 截面处的结构相同，且对应于一个LDMOS器件的单元结构，电流采样用LDMOS器件1 的各区域都围绕成环形结构。

电流对比用LDMOS器件2的各功能区也分别为封闭式结构、且是由各个呈条形结 构的单元结构连接而成，各呈条形结构的单元结构的排列如图2所示可知，以源区8、 漏区漂移区10和漏区11为例，一个最小的循环单元为漏区11、漏区漂移区10、源 区8、漏区漂移区10、漏区11。相邻的漏区漂移区10的条形结构首尾相连形成一类 环形的封闭式结构，整个漏区11位于该封闭式结构的里侧、整个源区8位于该封闭 式结构的外侧。多晶硅栅极9和多晶硅场板12的环绕方式也分别和漏区漂移区10相 同。

采样管即所述电流采样用LDMOS器件1的漏区漂移区、源区和沟道区和被采样管 即所述电流对比用LDMOS器件2在尺寸和工艺制造都一样，即图2中采样管和被采样 管的截面AA的结构相同，这样保证两颗管子在相同电压条件下测试的电流特性都是 相同，这样能保证采样电流和被采样电流的线性关系而达到采样目的。但这种设计的 缺点在于：1、采样管和被采样管放置在两个地方，虽然靠得很近，但由于被采样管 的电流较大，工作时会发热，发热会导致电流能力下降，而采样管电流能力小，工作 时发热量很小，电流能力几乎不受影响。这样一来在采样电路工作时，由于两颗管子 的温度不一样引起的电流不一样，会造成采样比的不稳定；2、最小的采样管有效沟 道宽度就是圆的周长，这样采样管的电流无法做小，相应的采样比无法做大，其中采 样比为在相同测试条件下得到的被采样管电流和采样管电流的比值；3、需要额外的 面积放置圆形的采样管，并且采样管和被采样管的漏端需要通过封装连在一起，采样 管封装需要压焊点，进一步增大了采样管的面积；

为了克服如图2所示的分立型结构电流采样电路所带来的缺陷，现有技术中材料 了集成型电流采样电路。如图3所示，是现有第二种用LDMOS器件实现的电流采样电 路的版图结构示意图；现有第二种电流采样电路为集成型结构，虚线方框302所示区 域为电流对比用LDMOS器件2的形成区域，虚线方框301所示区域为电流采样用LDMOS 器件1的形成区域。电流对比用LDMOS器件2将电流采样用LDMOS器件1围绕在中间 区域。

在俯视面上，电流对比用LDMOS器件2包括源区303、多晶硅栅极304、漏区漂 移区305、漏区306和多晶硅场板307。电流采样用LDMOS器件1包括源区309、多晶 硅栅极308、漏区漂移区305、漏区306和多晶硅场板307。

电流采样用LDMOS器件1的多晶硅栅极308成跑道型结构并将源区309围绕在中 间，电流采样用LDMOS器件1的漏区漂移区305、漏区306和多晶硅场板307分别和 电流对比用LDMOS器件2的漏区漂移区305、漏区306和多晶硅场板307连通在一起。

电流对比用LDMOS器件2的各功能区也分别为封闭式结构、且是由各个呈条形结 构的单元结构连接而成，各呈条形结构的单元结构的排列如图3所示可知，以源区 303、漏区漂移区305和漏区306为例，一个最小的循环单元为漏区306、漏区漂移区 305、源区303、漏区漂移区305、漏区306。相邻的漏区漂移区305的条形结构首尾 相连形成一类环形的封闭式结构，整个漏区306位于该封闭式结构的里侧、整个源区 306位于该封闭式结构的外侧。多晶硅栅极304和多晶硅场板307的环绕方式也分别 和漏区漂移区305类似。图3中的截面AA对应于一个所述电流对比用LDMOS器件2 的单元结构的剖面，截面CC对应于一个所述电流采样用LDMOS器件1的单元结构的 剖面；截面BB对应于一个所述电流采样用LDMOS器件1的单元结构和一个所述电流 采样用LDMOS器件1的单元结构的剖面，其中两个单元结构的漏区306共用。

如图3所述的集成型结构的好处在于：

1、采样管和被采样管的漏区是共用的，不必要额外增加压焊点而造成面积的增 大。

2、采样管放置在被采样管的中间，两个管子的匹配特性很好，受工艺偏差的影 响很小，被采样管工作时的温度也会影响到采样管的温度，减小两个管子之间的温度 差，所以受温度的影响也小。

3、采样管电流能力可以通过多晶硅栅极308围成的跑道型结构的长轴来调整。 如图5A所示，是图3中的采样管的版图结构放大图；所述采样管的所述源区309由 N+区309a和P+区309b组成，N+区309a和多晶硅栅308自对准并相邻接，P+区309b 和多晶硅栅308相隔一段距离，所述源区309的有效宽度和所述多晶硅栅308的跑道 型结构的长轴长度相同，所以通过调节所述多晶硅栅308的跑道型结构的长轴长度能 够调节采样管的电流能力。

但同样如图3所示的结构也有其缺点：所述源区309的有效宽度较大，采样管的 采样电流也会较大，这样会降低电路的采样比，虽然能够通过减小多晶硅栅极308围 成的跑道型结构的长轴的长度来提高电路的采样比，但是跑道型结构的长轴的长度减 少又会降低器件的耐压能力；所以现有器件结构无法同时提高器件的采样比和耐压能 力。

如图4所示，是图3中的采样管的耐压曲线；可知，采样管的多晶硅栅极308围 成的跑道型结构的长轴的长度越小、采样管的耐压越低，所以采样管的多晶硅栅极308 围成的跑道型结构的长轴不能做得很小，否则采样管无法满足耐压要求。

而如果多晶硅栅极308围成的跑道型结构的长轴做得长又无法提高采样比。原因 为：如图5B所示，是图3中的采样管的采样时的等效电阻示意图；采样管采样时源 端和漏端之间的电流会分别通过源区、沟道和漏区，三个区域的等效电阻分别为R_源区、 R_沟道和R_漏区，多晶硅栅极308的长轴越长，则源区、沟道和漏区的宽度也越宽，等效 电阻也就越小，采样电流也就越大，而采样比和采样管的采样电流成反比，故采样比 会减小。如图5C所示的采样比和漏端电压的关系图可以发现，虽然由于采样管的设 计和被采样管采用完全一致的尺寸，采样比在漏端电压0伏~10伏的范围内为 100+/-20，偏差是+/-20%，但其采样比只有100，很小。

发明内容

本发明所要解决的技术问题是提供一种用LDMOS器件实现的电流采样电路，能同 时提高采样管的耐压和电路的采样比，并具有较好的稳定性以及占用面积较小。

为解决上述技术问题，本发明提供的用LDMOS器件实现的电流采样电路包括电流 采样用的第一LDMOS器件和电流对比用的第二LDMOS器件，所述第一LDMOS器件和所 述第二LDMOS器件的栅极共接、漏端共接、源端分开接出。

在P型硅衬底上形成有一第一N型注入区，所述第一N型注入区的将所述第一 LDMOS器件的第一P型阱和所述第二LDMOS器件的第二P型阱都包围起来，使所述第 一P型阱和所述第二P型阱互相由PN结完全隔离开。

在所述第一P型阱中形成有所述第一LDMOS器件的由第一P+区和第一N+区组成 的源区；所述第一P型阱上覆盖有所述第一LDMOS器件的栅极，所述第一P型阱的被 该栅极覆盖区域为形成所述第一LDMOS器件的沟道的区域；所述第一LDMOS器件的所 述源区和所述栅极的第一侧自对准，令所述第一N+区和所述第一LDMOS器件的所述栅 极的第一侧相邻接的边为第一边，所述第一边的长度为所述第一LDMOS器件的所述源 区的有效宽度；在所述第一边的区域之外，所述源区通过所述第一P+区和所述第一 LDMOS器件的所述栅极的第一侧相邻接，所述第一P+区用于引出所述第一P型阱；所 述第一LDMOS器件的漏区形成于第二N型注入区中，所述漏区和所述第一LDMOS器件 的所述栅极相隔一段距离，所述第一LDMOS器件的所述漏区由第三N+区组成；位于所 述第一P型阱和所述第一LDMOS器件的漏区间的所述第二N型注入区组成所述第一 LDMOS器件的漏区漂移区，所述第一LDMOS器件的漏区漂移区的部分区域中设置有耐 压缓冲层，所述第一LDMOS器件的漏区漂移区的未设置所述耐压缓冲层的部分区域组 成所述第一LDMOS器件的有效漏区漂移区，所述第一LDMOS器件的有效漏区漂移区和 所述第一P型阱横向接触且令该横向接触的横向边为第二边，所述第二边的长度为所 述第一LDMOS器件的有效漏区漂移区的宽度，所述第二边和所述第一边对齐；由所述 第一LDMOS器件的所述第一N+区、所述沟道、所述有效漏区漂移区和所述漏区组成所 述第一LDMOS器件导通时的电流通道，所述第一边的长度越小，所述第一LDMOS器件 的导通电流越小；所述耐压缓冲层中设置有P型区使所述第一LDMOS器件的所述沟道 到所述漏区之间的电流通道阻断。

在所述第二P型阱中形成有所述第二LDMOS器件的由第二N+区和第二P+区组成 的源区；所述第二P型阱上覆盖有所述第二LDMOS器件的栅极，所述第二P型阱的被 该栅极覆盖区域为形成所述第二LDMOS器件的沟道的区域；所述第二LDMOS器件的所 述源区的所述第二N+区和所述栅极的第一侧自对准、且所述第二N+区和所述第二 LDMOS器件的所述栅极的第一侧相邻接，所述第二P+区和所述第二LDMOS器件的所述 栅极的第一侧相隔一段距离，所述第二P+区用于引出所述第二P型阱；所述第二LDMOS 器件的漏区形成于所述第二N型注入区中，位于所述第二P型阱和所述第二LDMOS器 件的漏区间的所述第二N型注入区组成所述第二LDMOS器件的漏区漂移区。

在俯视平面上，所述电流采样电路的版图结构为：

所述第一LDMOS器件位于中间位置，所述第一LDMOS器件的源区被一首尾相连的 呈闭合图形结构的栅极围绕在中间，所述第一LDMOS器件的漏区漂移区呈由两根条形 结构环绕而成的结构、且所述第一LDMOS器件的栅极和源区都处于所述第一LDMOS器 件的漏区漂移区的环绕区域中，在所述第一LDMOS器件的漏区漂移区的两侧为所述第 一LDMOS器件的两根呈条形结构的漏区。

所述第二LDMOS器件由多根条形单元并联连接形成，各所述条形单元的源区、漏 区漂移区、漏区都为相同的条形结构，最内侧的两个所述条形单元的漏区分别和所述 第一LDMOS器件的两个条形漏区共用；从所述第一LDMOS器件的两个条形漏区开始往 外，各所述条形单元按照：漏区、漏区漂移区、源区、漏区漂移区、漏区的排列方式 依次往外排列；各所述条形单元的漏区漂移区以及所述第一LDMOS器件的漏区漂移区 连接在一起呈一首尾相连的封闭式结构，并将所述第二LDMOS器件的漏区封闭于所述 封闭式结构的里侧、而所述第二LDMOS器件的源区则位于所述封闭式结构的外侧。

进一步的改进是，所述第一LDMOS器件的栅极的闭合图形结构为跑道型形状、或 环状，且所述第一LDMOS器件的栅极的闭合图形结构的长轴方向沿着所述第一LDMOS 器件的漏区漂移区的长边方向。

进一步的改进是，各所述条形单元的漏区漂移区以及所述第一LDMOS器件的漏区 漂移区形成的所述封闭式结构的连接处呈弧形结构；各所述条形单元的栅极也按照各 所述漏区漂移区的连接方式连接在一起，各所述条形单元的栅极的连接处也呈弧形结 构。

进一步的改进是，所述第一N型注入区为所述第二N型注入区的一部分、且所述 第一N型注入区是由延伸到所述第一LDMOS器件和所述第二LDMOS器件的源区一侧并 将所述第一P型阱和所述第二P型阱完全包围起来的所述第二N型注入区组成。

进一步的改进是，所述第一LDMOS器件的栅极和所述第二LDMOS器件的栅极都是 由多晶硅组成，组成所述第一LDMOS器件的栅极和所述第二LDMOS器件的栅极的多晶 硅之间是独立的，所述第一LDMOS器件的栅极和所述第二LDMOS器件的栅极之间通过 金属连线连接在一起。

进一步的改进是，在所述第一LDMOS器件的所述栅极和所述漏区之间的所述漏区 漂移区上方以及在所述第二LDMOS器件的所述栅极和所述漏区之间的所述漏区漂移区 上方都形成有场氧化隔离层；所述第一LDMOS器件的所述栅极的第二侧以及所述第二 LDMOS器件的所述栅极的第二侧都延伸到所述场氧化隔离层上方，所述栅极的延伸部 分形成第一栅极场板；所述第一LDMOS器件的所述漏区以及所述第二LDMOS器件的所 述漏区都和所述场氧化隔离层自对准，在靠近所述漏区的一侧的所述场氧化隔离层上 形成有第二多晶硅场板。

进一步的改进是，所述第二边的长度大于等于所述第一边的长度；所述第一边的 长度越小，所述电流采样电路的采样比越大；所述第二边的长度和所述第一边的长度 越接近，所述电流采样电路的采样比的偏差越小。

进一步的改进是，所述耐压缓冲层全部由未形成所述第二N型注入区的所述P型 硅衬底组成；或者，所述耐压缓冲层的部分区域由未形成所述第二N型注入区的所述 P型硅衬底组成、部分区域由所述第二N型注入区组成，所述耐压缓冲层中的所述第 二N型注入区在所述P型硅衬底中呈一定间隔的分布。

进一步的改进是，所述第一LDMOS器件的栅极的闭合图形结构的长轴的长度为 200微米～5000微米，所述第一边的长度为1微米～5000微米，所述耐压缓冲层的宽 度为20微米～200微米。

本发明具有如下有益效果：

1、本发明的采样管即电流采样用的第一LDMOS器件设置在被采样管即电流对比 用的第二LDMOS器件的中间区域，能够组成一集成型的电流采样电路，能提高采样管 和被采样管匹配度和稳定性，能减少采样管占用面积并提高集成度。

2、本发明通过对采样管的源区的N+区的设置能缩小采样管的源区的有效宽度， 从而能大大提高电路的采样比。

3、本发明通过在采样管的漂移区中设置耐压缓冲层，能够形成和源区的有效部 分对齐的有效漏区漂移区、同时不缩小整个漏区漂移区的环绕范围，较大的漏区漂移 区的环绕范围能够提高采样管的耐压能力，和源区的有效部分对齐的有效漏区漂移区 能够使得采样管的源漏之间的寄生电阻和被采样管的源漏之间的寄生电阻成比例，从 而使得电路的采样比保持稳定，所以本发明能够同时实现提高采样管的耐压能力和电 路的采样比，还能使电路的采样比具有较好的稳定性。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明:

图1是用LDMOS器件实现的电流采样电路的示意图；

图2是现有第一种用LDMOS器件实现的电流采样电路的版图结构示意图；

图3是现有第二种用LDMOS器件实现的电流采样电路的版图结构示意图；

图4是图3中的采样管的耐压曲线；

图5A是图3中的采样管的版图结构放大图；

图5B是图3中的采样管的采样时的等效电阻示意图；

图5C是图3中的采样管的采样比曲线；

图6是本发明实施例用LDMOS器件实现的电流采样电路的版图结构示意图；

图7是沿图6中的AA线的器件的剖面结构图；

图8是沿图6中的BB线的器件的剖面结构图；

图9是沿图6中的CC线的器件的剖面结构图；

图10A是图6中的采样管的版图结构放大图；

图10B是图6中的采样管的采样时的等效电阻示意图；

图10C是图6中的采样管的采样比曲线；

图11A是和图10A相对应的未设置耐压缓冲层的采样管的版图结构放大图；

图11B是图11A中的采样管的采样时的等效电阻示意图；

图11C是图11A中的采样管的采样比曲线。

具体实施方式

如图6所示，是本发明实施例用LDMOS器件实现的电流采样电路的版图结构示意 图；如图7至图9所示，分别是沿图6中的AA线、BB线和CC线的器件的剖面结构图； 如图10A所示，是图6中的采样管的版图结构放大图。本发明实施例用LDMOS器件实 现的电流采样电路包括电流采样用的第一LDMOS器件和电流对比用的第二LDMOS器 件，所述第一LDMOS器件和所述第二LDMOS器件的栅极204共接、漏端共接、源端分 开接出。虚线方框201所示区域为第一LDMOS器件的形成区域，虚线方框202所示区 域为所述第二LDMOS器件的形成区域。

在P型硅衬底101上形成有一第一N型注入区102，所述第一N型注入区102是 由用于形成器件的漏区漂移区205的第二N型注入区102延伸到器件的源区一端而形 成的，在本发明实施例中所述第一N型注入区102和所述第二N型注入区102是一个 整体，都用相同的标记。

所述第一N型注入区102的将所述第一LDMOS器件的第一P型阱103a和所述第 二LDMOS器件的第二P型阱103都包围起来，使所述第一P型阱103a和所述第二P 型阱103互相由PN结完全隔离开。

在所述第一P型阱103a中形成有所述第一LDMOS器件的由第一P+区108a和第一 N+区106a组成的源区209；所述第一P型阱103a上覆盖有所述第一LDMOS器件的栅 极208，所述第一P型阱103a的被该栅极208覆盖区域为形成所述第一LDMOS器件的 沟道的区域；所述第一LDMOS器件的所述源区209和所述栅极208的第一侧自对准， 令所述第一N+区106a和所述第一LDMOS器件的所述栅极208的第一侧相邻接的边为 第一边，所述第一边的长度为所述第一LDMOS器件的所述源区209的有效宽度；在所 述第一边的区域之外，所述源区209通过所述第一P+区108a和所述第一LDMOS器件 的所述栅极208的第一侧相邻接，所述第一P+区108a用于引出所述第一P型阱103a； 所述第一LDMOS器件的漏区206形成于第二N型注入区102中，所述漏区206和所述 第一LDMOS器件的所述栅极208相隔一段距离，所述第一LDMOS器件的所述漏区206 由第三N+区107组成；位于所述第一P型阱103a和所述第一LDMOS器件的漏区206 间的所述第二N型注入区102组成所述第一LDMOS器件的漏区漂移区205，所述第一 LDMOS器件的漏区漂移区205的部分区域中设置有耐压缓冲层205a，所述第一LDMOS 器件的漏区漂移区205的未设置所述耐压缓冲层205a的部分区域组成所述第一LDMOS 器件的有效漏区漂移区205，所述第一LDMOS器件的有效漏区漂移区205和所述第一 P型阱103a横向接触且令该横向接触的横向边为第二边，所述第二边的长度为所述第 一LDMOS器件的有效漏区漂移区205的宽度，所述第二边和所述第一边对齐；由所述 第一LDMOS器件的所述第一N+区106a、所述沟道、所述有效漏区漂移区205和所述 漏区206组成所述第一LDMOS器件导通时的电流通道，所述第一边的长度越小，所述 第一LDMOS器件的导通电流越小；所述耐压缓冲层205a中设置有P型区使所述第一 LDMOS器件的所述沟道到所述漏区206之间的电流通道阻断。

在所述第二P型阱103中形成有所述第二LDMOS器件的由第二N+区106和第二 P+区108组成的源区203；所述第二P型阱103上覆盖有所述第二LDMOS器件的栅极 204，所述第二P型阱103的被该栅极204覆盖区域为形成所述第二LDMOS器件的沟 道的区域；所述第二LDMOS器件的所述源区203的所述第二N+区106和所述栅极204 的第一侧自对准、且所述第二N+区106和所述第二LDMOS器件的所述栅极204的第一 侧相邻接，所述第二P+区108和所述第二LDMOS器件的所述栅极204的第一侧相隔一 段距离，所述第二P+区108用于引出所述第二P型阱103；所述第二LDMOS器件的漏 区206形成于所述第二N型注入区102中，位于所述第二P型阱103和所述第二LDMOS 器件的漏区206间的所述第二N型注入区102组成所述第二LDMOS器件的漏区漂移区 205。

在俯视平面上，所述电流采样电路的版图结构为：

所述第一LDMOS器件位于中间位置，所述第一LDMOS器件的源区被一首尾相连的 呈闭合图形结构的栅极208围绕在中间；本发明实施例中，所述第一LDMOS器件的栅 极208的闭合图形结构为跑道型形状，当然也能用环状或其它的闭合图形进行替换。

所述第一LDMOS器件的漏区漂移区205呈由两根条形结构环绕而成的结构、且所 述第一LDMOS器件的栅极208和源区都处于所述第一LDMOS器件的漏区漂移区205的 环绕区域中，在所述第一LDMOS器件的漏区漂移区205的两侧为所述第一LDMOS器件 的两根呈条形结构的漏区206。所述第一LDMOS器件的栅极208的闭合图形结构的长 轴方向沿着所述第一LDMOS器件的漏区漂移区205的条形结构的长边方向。

所述第二LDMOS器件由多根条形单元并联连接形成，各所述条形单元的源区203、 漏区漂移区205、漏区206都为相同的条形结构，最内侧的两个所述条形单元的漏区 206分别和所述第一LDMOS器件的两个条形漏区206共用；从所述第一LDMOS器件的 两个条形漏区206开始往外，各所述条形单元按照：漏区206、漏区漂移区205、源 区203、漏区漂移区205、漏区206的排列方式依次往外排列；各所述条形单元的漏 区漂移区205以及所述第一LDMOS器件的漏区漂移区205连接在一起呈一首尾相连的 封闭式结构，该首尾相连的封闭式结构即为：

当前的条形单元的漏区漂移区205的一端和与其平行的前一条形单元的漏区漂移 区205的同侧的一端相连，当前的条形单元的漏区漂移区205的另一端和与其平行的 下一条形单元的漏区漂移区205的同侧的一端相连，最后两边最外侧的两个条形单元 的漏区漂移区205都处于同一端并相连。所述漏区漂移区205连接形成的所述封闭式 结构将所述第二LDMOS器件的漏区206封闭于所述封闭式结构的里侧、而所述第二 LDMOS器件的源区则位于所述封闭式结构的外侧。

各所述条形单元的漏区漂移区205以及所述第一LDMOS器件的漏区漂移区205形 成的所述封闭式结构的连接处呈弧形结构；各所述条形单元的栅极204也按照各所述 漏区漂移区205的连接方式连接在一起，各所述条形单元的栅极204的连接处也呈弧 形结构。

所述第一LDMOS器件的栅极208和所述第二LDMOS器件的栅极204都是由多晶硅 组成，组成所述第一LDMOS器件的栅极208和所述第二LDMOS器件的栅极204的多晶 硅之间是独立的，所述第一LDMOS器件的栅极208和所述第二LDMOS器件的栅极204 之间通过金属连线连接在一起。

在所述第一LDMOS器件的所述栅极208和所述漏区206之间的所述漏区漂移区 205上方以及在所述第二LDMOS器件的所述栅极204和所述漏区206之间的所述漏区 漂移区205上方都形成有场氧化隔离层105；所述第一LDMOS器件的所述栅极208的 第二侧以及所述第二LDMOS器件的所述栅极204的第二侧都延伸到所述场氧化隔离层 105上方，所述栅极204或208的延伸部分形成第一栅极场板；所述第一LDMOS器件 的所述漏区206以及所述第二LDMOS器件的所述漏区206都和所述场氧化隔离层105 自对准，在靠近所述漏区206的一侧的所述场氧化隔离层105上形成有第二多晶硅场 板207。所述第二LDMOS器件的栅极204和所述多晶硅场板207也都为封闭式结构， 分别和所述漏区漂移区205的外侧和内侧边沿的围绕结构相同。

所述第二边的长度大于等于所述第一边的长度；所述第一边的长度越小，所述电 流采样电路的采样比越大；所述第二边的长度和所述第一边的长度越接近，所述电流 采样电路的采样比的偏差越小。如图10A所示，本发明较佳实施例中将所述第二边的 长度取为等于所述第一边的长度，且第二边和第一边的两端和中心都对齐。

所述耐压缓冲层205a全部由未形成所述第二N型注入区102的所述P型硅衬底 101组成；或者，所述耐压缓冲层205a的部分区域由未形成所述第二N型注入区102 的所述P型硅衬底101组成、部分区域由所述第二N型注入区102组成，所述耐压缓 冲层205a中的所述第二N型注入区102在所述P型硅衬底101中呈一定间隔的分布。

所述第一LDMOS器件的栅极208的闭合图形结构的长轴的长度为200微米～5000 微米，所述第一边的长度为1微米～5000微米，所述耐压缓冲层205a的宽度为20 微米～200微米。

如图7所示，是沿图6中的AA线的器件的剖面结构图；显示了所述第二LDMOS 器件的一个条形单元的剖面结构。

所述漏区206由形成于第二N型注入区102中的所述第三N+区107组成；所述源 区203由形成于所述第二P型阱103中的第二N+区106和第二P_区108组成，所述 第二P+区108和所述第二N+区106相接触。

在所述漏区漂移区205中，位于所述场氧化隔离层105下方形成有一P型注入区 104，在所述漏区206加高压时，P型注入区104提供空穴更容易和N型漂移区205 中的电子中和，产生耗尽区以提高漏区206耐压。

在所述源区203下也形成有P型注入区104a，所述P型注入区104a和所述P型 注入区104保持一定距离。所述栅极204及其延伸形成的多晶硅场板会覆盖到所述P 型注入区104a和所述P型注入区104。靠近漏区206的所述多晶硅场板207也覆盖到 所述P型注入区104。

还包括一层间膜109，所述层间膜109将器件的底部结构都覆盖，如覆盖了所述 栅极204、多晶硅场板207、源区203和漏区206以及所述场氧化隔离层105。在所述 层间膜109中形成有接触孔110分别和所述栅极204、多晶硅场板207、源区203和 漏区206连接。在所述层间膜109顶部形成有金属层。所述源区203最后通过金属111 引出，所述漏区207通过金属112引出。在所述金属111的旁侧还形成有金属场板113， 所述金属场板113和所述栅极204相连接；所述金属场板113和所述栅极204连在一 起，既形成金属场版，又因为和栅极并联而降低栅极电阻。所述多晶硅场板207也和 所述金属112连接。

如图8所示，是沿图6中的BB线的器件的剖面结构图；显示了所述第二LDMOS 器件的一个条形单元和所述第一LDMOS器件的剖面结构。

所述第二LDMOS器件的结构和如图7所示的相同。

所述第一LDMOS器件的结构为：

所述漏区206和所述第二LDMOS器件的漏区206共用，由形成于第二N型注入区 102中的所述第三N+区107组成；所述源区209由形成于所述第一P型阱103a中的 第一N+区106a和第一P+区108a组成，该第一P+区108a和所述第一N+区106a连接 在一起并一起组成源端。

在所述源区209下也形成有P型注入区104b，所述P型注入区104b和所述P型 注入区104保持一定距离。所述栅极208及其延伸形成的多晶硅场板会覆盖到所述P 型注入区104b和所述P型注入区104。

所述源区209最后也通过金属111a引出，在所述源区209的引出金属111a的旁 侧还形成有金属场板113a，所述金属场板113a和所述栅极208相连接；所述金属场 板113a和所述栅极208连在一起，既形成金属场版，又因为和栅极并联而降低栅极 电阻。

如图9所示，是沿图6中的CC线的器件的剖面结构图，显示了所述第一LDMOS 器件的包含缓冲耐压区208的剖面结构，可以看出：

所述耐压缓冲层205a的部分区域由未形成所述第二N型注入区102的所述P型 硅衬底101组成、部分区域由所述第二N型注入区102，在图9中所述耐压缓冲层205a 的所述第二N型注入区102呈条形结构并分别标记为102a组成，所述耐压缓冲层205a 中的所述第二N型注入区102a在所述P型硅衬底101中呈一定间隔的分布。每根所 述第二N型注入区102a的顶部形成有P型注入区104c。

在较佳实施例中，所述耐压缓冲层205a的宽度为20微米～200微米，每根所述 第二N型注入区102a的宽度为2微米～20微米，相邻两根所述第二N型注入区102a 之间的间距为1微米～20微米。

在其它实施例中，所述耐压缓冲层205a全部由未形成所述第二N型注入区102 的所述P型硅衬底101组成。

如图10B所示，是图6中的采样管的采样时的等效电阻示意图；如图10C所示， 是图6中的采样管的采样比曲线。从图10A可以看出，本发明实施例的第一N+区106a 的宽度即所述第一边的长度能够设置为远远小于所述第一LDMOS器件的栅极208的闭 合图形结构的长轴长度，所以能够将所述第一LDMOS器件的源区209的有效宽度减少， 这样也就会增加源区209的寄生电阻，减少器件的源漏电流。图10B中R’_源区表示， 本发明实施例的源区的寄生电阻，假设有源区209的有效宽度为所述栅极208的长轴 长度1/X，也即在采样管的栅极的长轴长度相同的条件下和图5A所示的结构的源区的 有效宽度为本发明实施例的源区209的有效宽度的X倍，则有本发明实施例的R’_源区为图5B所示R_源区的X倍。

另外，由于本发明实施例的源区的有效宽度的缩小，沟道的有效宽度也会做同样 的缩小，这样则有本发明实施例的R’_沟道为图5B所示R_沟道的X倍。

同样如图10A所示，本发明实施例通过所述耐压缓冲层205a的设置，能够通过 所述耐压缓冲层205a定义出漏区漂移区205的有效宽度，且能够通过将第二边和第 一边对齐并使第二边和第一边的长度相等，则能使得本发明实施例的漏区的寄生电阻 R’_漏区表示也为图5B所示R_漏区的X倍。

由上分析可知，本发明通过缩小源区的有效宽度以及漏区漂移区的有效宽度，能 够提高源漏之间的源区、沟道和漏区的寄生电阻，从而能够大大减少采样管的采样电 流，并大大提高电路的采样比；同时本发明实施例的源区、沟道和漏区的寄生电阻即 R’_源区、R’_沟道、R’_漏区改变的倍数相同，采样管和被采样管的寄生电阻成比例，这样 能够使得采样比保持较稳定的值。如图10C的采样比和漏端电压的关系图所示，本发 明实施例的采样比成功做到了2300+/-110，偏差优化到+/-5%，极大地提高了采样比 和采样稳定性。

在其它实施例中，第二边的长度也能大于第一边的长度，所述第二边的长度和所 述第一边的长度越接近，所述电流采样电路的采样比的偏差越小；而所述第二边的长 度比所述第一边的长度越大，则所述电流采样电路的采样比的偏差也越大，稳定性会 变差。作为一个比较的例子，如图11A所示。是和图10A相对应的未设置耐压缓冲层 的采样管的版图结构放大图；这时第二边的长度和栅极208的长轴的长度相同；这时 漏区的寄生电阻则会和图5A所示结构的漏区寄生电阻相同，即本发明实施例的漏区 的寄生电阻也为R_漏区。如图11B所示，是图11A中的采样管的采样时的等效电阻示意 图；可知，本发明实施例的源区、沟道的寄生电阻即R’_源区和R’_沟道改变的倍数和漏 区的寄生电阻即R_漏区改变的倍数不相同，源区、沟道的寄生电阻即R’_源区和R’_沟道的 增加能够使得采样比增加，但是漏区的寄生电阻即R_漏区不变，这样使得采样管和被采 样管的寄生电阻不成比例，从而使得采样的稳定性变差。如图11C所示的采样比和漏 端电压关系可知，在漏端电压0伏～10伏的范围内，当减小W把采样比提高到300时， 采样比的偏差达到了+/-66%，稳定性变差了。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这 些也应视为本发明的保护范围。