一种双槽形结构的半浮栅器件及其制造方法

摘要

本发明公开了一种双槽形结构的半浮栅器件及其制造方法，包括：位于半导体衬底中的有源区、场氧区；有源区内的轻掺杂区；第一槽形区域将有源区两侧分为轻掺杂漏区和轻掺杂源区，轻掺杂漏区形成具有浮栅开口的第一绝缘层，覆盖第一槽形区域和浮栅开口的浮栅；浮栅开口下方的扩散区；轻掺杂漏区中的第二槽形区域；覆盖前述结构的第二绝缘层及其上的控制栅，控制栅侧墙两侧的重掺杂源区和窄禁带重掺杂漏区。本发明结构采用双栅沟道，使得器件占用面积更小、集成度更高；漏极的窄禁带材料，带间隧穿发生率更大，提高了半浮栅器件的读写速度。

说明书

技术领域

本发明涉及半导体集成电路制造工艺技术领域，尤其涉及一种双槽形结构的半浮栅器 件及其制造方法。

背景技术

半导体存储器被用于各种电子领域。其中，非挥发性存储器(Nonvolatile Memory， NVM)可以在断电的情况下长期保存数据。浮栅晶体管(Floating Gate Transistor，FGT) 是非挥发性存储器众多变种的主流结构。

FGT与金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect  Transistor，MOSFET)结构相似，可以看成MOSFET中单层栅介质层改变为两层绝缘层 (insulator)中嵌入一电荷存储层(charge storage layer)的“三明治”栅。其中，电荷存 储层由于被绝缘层环绕，因此被称为浮栅。浮栅中的存储电荷数量可以调节晶体管阈值电 压的大小，即对应于逻辑的“0”与“1”。浮栅中的电荷注入有两种方式：隧穿 (Fowler-Nordheim)和热载流子注入。这两种方式都需要较高的工作电压，且载流子的注 入效率较低，因此存在功耗和速度问题。

为了进一步提高非挥发性存储器的性能，提出了半浮栅晶体管(Semi Floating Gate  Transistor，SFGT)的概念，即漏区与浮栅晶体管的绝缘层处开一个窗口，通过嵌入漏区 的平面隧穿场效应晶体管(Tunneling Field Effect Transistor，TFET)实现对浮栅的充放电。 半浮栅晶体管采用带间隧穿机制，大大降低了器件的工作电压，并且提高了器件的工作速 度。

半浮栅器件作为一种新型的存储器件，可以应用与不同的集成电路。它可以取代一部 分静态随机存储器(SRAM)，提高高速处理器性能；也可以应用于动态随机存储器(DRAM) 领域，提高计算机内存功能。

浮栅晶体管在CPU的高速缓存(Cache)、DRAM和CMOS图像传感器等领域有很好的 应用前景，且优势明显。比如CPU的高速缓存，现在通常采用6个MOS晶体管构成一个 存储单元(SRAM)，集成度低，占用面积大。在28nm英特尔XeonCPU中约一半的面积被 迫交给缓存占用，极大地浪费了资源。因此，由半浮栅晶体管(SFGT)构成的SRAM单 元面积更小，密度相比传统SRAM大约可提高10倍。半浮栅晶体管还可以应用于动态随 机存储器(DRAM)领域。其基本单元由1T1C构成，也就是一个晶体管加一个电容的结构。 由于其电容需要保持一定电荷量来有效地存储信息，无法像MOSFET那样持续缩小尺寸。 业界通常通过挖“深槽”等手段制造特殊结构的电容来缩小其占用的面积，但随着存储密 度提升，电容加工的技术难度和成本大幅度提高。因此，业界一直在寻找可以用于制造 DRAM的无电容器件技术，而半浮栅晶体管构成的DRAM无需电容器便可实现传统 DRAM全部功能，不但成本大幅降低，而且集成度更高，读写速度更快。

图1是现有技术的一种平面沟道的半导体存储器，包括：在半导体衬底100内形成具 有半导体衬底相反掺杂类型的源区102和漏区103，半导体衬底100可以为单晶硅、多晶 硅或者绝缘体上的硅。在半导体衬底100内、介于源区102和漏区103之间形成有器件的 平面沟道区116，平面沟道区116是该半导体存储器在进行工作时形成的反型层。在源区 102和漏区103内还分别形成高掺杂浓度的掺杂区111和掺杂区112，掺杂区111和掺杂 区112与源区和漏区具有相同的掺杂类型。

在源区102、沟道区116和漏区103之上形成有第一层绝缘层104，且在漏区103之 上形成第一层绝缘层104和浮栅开口105形成一个作为电荷存储节点的浮栅107，浮栅107 具有与漏区103相反的掺杂类型，且浮栅107中掺杂杂质会通过浮栅开口105扩散至漏区 103中形成扩散区106，从而通过浮栅开口105在浮栅107与漏区103之间形成一个PN 结二极管。

覆盖浮栅107和所述PN结二极管结构形成有第二层绝缘层108在第二层绝缘层108 之上、覆盖并包围浮栅107形成有器件的控制栅109。在控制栅109的两侧还形成有侧墙 110。该半导体存储器还包括由导电材料形成的用于将源区102、控制栅109、漏区103、 半导体衬底100与外部电极相连接的源区的接触113、控制栅的接触114、漏区接触115 和衬底接触116。

以N型半浮栅器件为例，当控制栅109施加负偏压并且漏区103施加正偏压时，扩散 区106、漏区103与漏区掺杂区112形成一个嵌入平面隧穿场效应晶体管(TFET)，此时 嵌入TFET沟道形成P型沟道，并在漏区103与漏区扩散区112之间发生带间隧穿，此时 电流由漏区掺杂区112经过沟道流入半浮栅107之中，半浮栅中的电荷增加，该过程即为 写入逻辑“1”；当控制栅109施加正偏压并且漏区103施加负偏压，扩散区106与漏区 103构成的PN结二极管正偏，使得半浮栅107中存储的电荷释放，半浮栅中的电荷减少， 该过程即为写入逻辑“0”的过程。这样电荷注入和释放过程不同于传统浮栅器件工作模 式，使得器件的工作电压大大降低，存储速度提高。

但是，如图1所示的现有技术的半浮栅晶体管SFGT具有以下缺陷：

1、器件为平面沟道器件，需要占据更多的衬底面积导致芯片的集成密度降低。

2、嵌入的隧穿场效应晶体管TFET为平面结构，芯片面积增大导致集成度降低；在 发生隧穿下，漏电较高。

3、嵌入的硅材料的隧穿场效应晶体管TFET禁带宽度较高导致带间隧穿的发生率不 高，导致器件存储速度降低。

发明内容

本发明的目的在于弥补上述现有技术的不足，提供一种双槽形结构的半浮栅器件及其 制造方法，器件占用面积更小，带间隧穿发生率更大，也可有效防止器件漏电。

为实现上述目的，本发明提供一种双槽形结构的半浮栅器件，其包括：

具有第一种掺杂类型的半导体衬底；

在所述半导体衬底内形成的用于器件隔离的场氧区，场氧区之间形成有源区；

在所述半导体衬底有源区内形成的具有第二种掺杂类型的轻掺杂源区和轻掺杂漏区；

在所述轻掺杂源区和轻掺杂漏区之间形成的第一槽形区域，用于形成槽形沟道，所述 第一槽形区域的深度大于所述轻掺杂源区、轻掺杂漏区的深度；

覆盖所述轻掺杂源区、轻掺杂漏区和槽形沟道形成的第一绝缘层；

在所述轻掺杂漏区上方靠近槽形沟道的第一绝缘层处形成的浮栅开口；

覆盖所述第一绝缘层和浮栅开口形成的第一种掺杂类型的浮栅；

在所述浮栅开口下方的轻掺杂漏区中形成的具有第一种掺杂类型的扩散区；

在未被所述浮栅覆盖的轻掺杂漏区内形成的第二槽形区域，所述第二槽形区域的深度 小于所述轻掺杂漏区深度；

覆盖所述轻掺杂源区、轻掺杂漏区、浮栅与第二槽形区域表面形成的第二绝缘层；

覆盖所述第二绝缘层形成的第二种掺杂类型的控制栅及其两侧的侧墙；

在所述控制栅两侧的轻掺杂源区和轻掺杂漏区内形成的重掺杂源区和重掺杂漏区，所 述重掺杂漏区为窄禁带材料，所述第二槽形区域位于所述扩散区和重掺杂漏区之间；

以及所述重掺杂源区、重掺杂漏区、控制栅和半导体衬底的引出极。

进一步地，所述窄禁带材料为SiGe。

进一步地，所述第一种掺杂类型为N型，所述第二种掺杂类型为P型；或者，所述 第一种掺杂类型为P型，所述第二种掺杂类型为N型。所述第一种掺杂类型的杂质可以 是硼、二氟化硼或铟。

进一步地，所述第一绝缘层和第二绝缘层为二氧化硅、氮化硅、氮氧化硅或高介电常 数材料，所述浮栅为第一种掺杂类型掺杂的多晶硅，所述控制栅为第二种掺杂类型掺杂的 多晶硅、金属或合金。

进一步地，所述浮栅通过所述浮栅开口与所述轻掺杂漏区相连并形成PN结二极管， 所述PN结二极管、第二绝缘层和控制栅构成以控制栅作为栅极的栅控二极管，所述栅控 二极管的阳极与所述浮栅相连接，所述栅控二极管的阴极与所述轻掺杂漏区相连接。

本发明还提供一种上述双槽形结构的半浮栅器件的制造方法，其包括以下步骤：

步骤S01，在具有第一种掺杂类型的半导体衬底内形成用于器件隔离的场氧区，场氧 区之间形成有源区；

步骤S02，在所述有源区内形成具有第二种掺杂类型的轻掺杂区；

步骤S03，在所述轻掺杂区中通过光刻和刻蚀工艺形成第一槽形区域，用于形成槽形 沟道，所述第一槽形区域的深度大于所述轻掺杂区的深度，并在所述槽形沟道两侧形成轻 掺杂源区和轻掺杂漏区；

步骤S04，在所述半导体衬底表面生长第一绝缘层，所述第一绝缘层覆盖所述轻掺杂 源区、轻掺杂漏区和槽形沟道，在所述轻掺杂漏区上方靠近槽形沟道的第一绝缘层处刻蚀 形成浮栅开口以露出轻掺杂漏区；

步骤S05，在所述半导体衬底表面淀积具有第一种掺杂类型的第一导电层，并通过光 刻刻蚀定义出器件的浮栅，所述浮栅覆盖所述第一绝缘层和浮栅开口，并在所述浮栅开口 下方的轻掺杂漏区中形成具有第一种掺杂类型的扩散区；

步骤S06，在未被所述浮栅覆盖的轻掺杂漏区内通过光刻和刻蚀工艺形成第二槽形区 域，所述第二槽形区域的深度小于所述轻掺杂漏区深度；

步骤S07，在所述半导体衬底表面生长第二绝缘层，所述第二绝缘层覆盖所述轻掺杂 源区、轻掺杂漏区、浮栅和第二槽形区域；

步骤S08，在所述第二绝缘层之上淀积第二导电层，并通过光刻刻蚀定义出器件的控 制栅，并在所述控制栅两侧形成侧墙；

步骤S09，对所述控制栅和未被控制栅覆盖的轻掺杂源区、轻掺杂漏区进行第二种掺 杂类型的离子注入，形成重掺杂源区和重掺杂漏区；

步骤S10，通过光刻和刻蚀工艺刻蚀未被控制栅覆盖的重掺杂漏区形成漏区凹槽；

步骤S11，在所述漏区凹槽内生长窄禁带材料，并进行第二种掺杂类型的离子注入， 形成具有第二种掺杂类型的窄禁带重掺杂漏区；

步骤S12，形成所述重掺杂源区、重掺杂漏区、控制栅和半导体衬底的引出极。

进一步地，所述窄禁带材料为SiGe。

进一步地，所述第一种掺杂类型为N型，所述第二种掺杂类型为P型；或者，所述 第一种掺杂类型为P型，所述第二种掺杂类型为N型。

进一步地，所述第一绝缘层和第二绝缘层为二氧化硅、氮化硅、氮氧化硅或高介电常 数材料，所述浮栅为第一种掺杂类型掺杂的多晶硅，所述控制栅为第二种掺杂类型掺杂的 多晶硅、金属或合金。

本发明提供的双槽形结构的半浮栅器件及其制造方法，具有以下技术效果：

1.具有槽形沟道，器件占用面积更小，集成度提高，适用于45nm以下工艺。

2.由第二槽形区域形成的槽形嵌入的隧穿场效应晶体管TFET占用面积小，减小器件 面积，提供芯片的集成密度，漏电更小。

3.较佳地采用SiGe重掺杂漏区，较硅材料禁带宽度更小，带间隧穿的发生率更大， 提高了半浮栅器件的读写速度。

4.由于优选实施例中采用SiGe窄禁带材料可能会使得漏电增加，通过嵌入槽形TFET 同时可以减小漏电。

附图说明

为能更清楚理解本发明的目的、特点和优点，以下将结合附图对本发明的较佳实施例 进行详细描述，其中：

图1是现有技术的半浮栅晶体管的剖面结构示意图；

图2本发明半浮栅器件的剖面结构示意图；

图3是本发明半浮栅器件制造方法的流程示意图；

图4至图16是本发明半浮栅器件制造方法的各步骤结构示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说 明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖 在本发明的保护范围内。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地 表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放 大、变形及简化处理，所示结构大小并不代表实际尺寸。同时，附图是本发明的理想化实 施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是 包括所得到的形状，比如制造中引起的偏差等。例如，刻蚀所得到的曲线通常具有弯曲或 者圆润的特点，但在本发明的实施例中，为了方便说明，均以矩形表示。因此，应避免以 此作为对本发明的限定来加以理解。

请参阅图2，本实施例的双槽形结构的半浮栅器件，其包括：

具有第一种掺杂类型的半导体衬底200；

在半导体衬底200内形成的用于器件隔离的场氧区201，场氧区201之间形成有源区；

在半导体衬底200有源区内形成的具有第二种掺杂类型的轻掺杂源区202和轻掺杂漏 区203；

在轻掺杂源区202和轻掺杂漏区203之间形成的第一槽形区域，第一槽形区域用于形 成槽形沟道204，其深度大于轻掺杂源区202、轻掺杂漏区203的深度；

覆盖轻掺杂源区202、轻掺杂漏区203和槽形沟道204形成的第一绝缘层205，第一 绝缘层205覆盖槽形沟道204的底面和侧壁；

在轻掺杂漏区203上方靠近槽形沟道204的第一绝缘层205处形成的浮栅开口206；

覆盖第一绝缘层205和浮栅开口206形成的第一种掺杂类型的浮栅207，浮栅207全 部填充槽形沟道204；

在浮栅开口206下方的轻掺杂漏区中形成的具有第一种掺杂类型的扩散区208；

在未被浮栅207覆盖的轻掺杂漏区203内形成的第二槽形区域209，用于形成嵌入 TFET沟道区，第二槽形区域209的深度小于轻掺杂漏区203的深度；

覆盖轻掺杂源区202、轻掺杂漏区203、浮栅207与第二槽形区域209表面形成的第 二绝缘层210；

覆盖第二绝缘层210形成的第二种掺杂类型的控制栅211及其两侧的侧墙212；

在控制栅211两侧轻掺杂源区202和轻掺杂漏区203内形成的重掺杂源区213和重掺 杂漏区，其中，重掺杂漏区为窄禁带重掺杂漏区214’，第二槽形区域209位于扩散区208 和窄禁带重掺杂漏区214’之间；

以及重掺杂源区213、窄禁带重掺杂漏区214’、控制栅211和半导体衬底200的引出 极：源极231、漏极232、控制栅极233和衬底电极234。

本实施例的双槽形半浮栅器件具有槽形沟道，器件占用面积更小，集成度提高，适用 于45nm以下工艺；由第二槽形区域形成嵌入槽形隧穿场效应晶体管TFET占用面积小， 减小器件面积，提供芯片的集成密度，漏电更小。

其中，本实施例中重掺杂漏区较佳地选用窄禁带半导体材料，如SiGe等。由于采用 SiGe等作为重掺杂漏区，较硅材料禁带宽度更小，带间隧穿的发生率更大，提高了半浮 栅器件的读写速度。但是，由于采用SiGe等窄禁带材料可能会使得漏电增加，通过本实 施例的嵌入槽形TFET同时可以减小漏电。

本实施例中，半导体衬底可以是单晶硅、多晶硅或绝缘体上的硅。本实施例的第一种 掺杂类型为P型，第二种掺杂类型为N型；在其他实施例中，第一种掺杂类型为N型， 第二种掺杂类型为P型。较佳地，第一种掺杂类型的杂质可以是硼、二氟化硼或铟。

本实施例的第一绝缘层和第二绝缘层可以为二氧化硅、氮化硅、氮氧化硅或高介电常 数材料，浮栅可以为第一种掺杂类型掺杂的多晶硅，控制栅可以为第二种掺杂类型掺杂的 多晶硅、金属或合金。

本实施例中，浮栅207通过浮栅开口206与轻掺杂漏区203相连并形成PN结二极管， 浮栅207中的掺杂杂质会通过浮栅开口206通过高温扩散至轻掺杂漏区203中并形成第一 种掺杂类型的扩散区208，从而使扩散区208与轻掺杂漏区203形成一个PN结二极管。 PN结二极管、第二绝缘层和控制栅构成以控制栅作为栅极的栅控二极管，栅控二极管的 阳极与所述浮栅相连接，栅控二极管的阴极与所述轻掺杂漏区相连接。

请请阅图3并结合参阅图4至16，上述半浮栅器件的制造方法实施例包括以下步骤：

步骤S01，如图4所示，在具有P型掺杂的半导体衬底200内通过浅沟槽隔离STI工 艺形成用于器件隔离的场氧区201，场氧区201之间形成有源区，其中半导体衬底可以为 单晶硅、多晶硅或者绝缘体上的硅；

步骤S02，如图5所示，通过光刻工艺和离子注入工艺在半导体衬底200的有源区内 形成具有N型掺杂的轻掺杂区；

具体地，本步骤包括在半导体衬底200表面依次形成一层硬掩膜层和光刻胶层；经光 刻和刻蚀工艺，在光刻胶层和硬掩膜层中形成轻掺杂源区和轻掺杂漏区图案；以光刻胶和 硬掩膜层为掩膜，向有源区中注入N型掺杂离子，从而在有源区中形成N型轻掺杂的源 区202和轻掺杂漏区203；N型轻掺杂的源区202和轻掺杂漏区203分别靠近半导体衬底 两侧的场氧区201；最后，去除光刻胶层和硬掩膜层；

步骤S03，如图6所示，在半导体衬底200表面淀积一层硬掩模层和光刻胶，通过掩 模版刻蚀掉暴露的硬掩模层，并以硬掩模层为掩模通过湿法刻蚀和干法刻蚀相结合的方法， 在轻掺杂区中刻蚀暴露出的衬底形成凹槽的第一槽形区域，用于形成槽形沟道204，并在 槽形沟道204两侧形成两个部分，作为器件的轻掺杂源区202和轻掺杂漏区203，其中， 槽形沟道的深度必须大于轻掺杂区的深度；

步骤S04，如图7所示，在剥离光刻胶并刻蚀剩余硬掩模层之后，在半导体衬底200 表面生长第一绝缘层205，第一绝缘层205覆盖轻掺杂源区202、轻掺杂漏区203和槽形 沟道204，随后，如图8所示，在轻掺杂漏区203上方靠近槽形沟道204的第一绝缘层205 处刻蚀形成浮栅开口206以露出轻掺杂漏区203，其具体包括在第一绝缘层205上淀积一 层光刻胶并通过光刻、显影工艺定义出，浮栅开口的位置，然后以光刻胶为掩模刻蚀掉暴 露出的第一绝缘层205，以形成浮栅开口206，最后剥离掉光刻胶；其中，第一绝缘层可 以是氧化硅、氮化硅、氮氧化硅等高介电常数的绝缘材料，厚度为1-40纳米；

步骤S05，如图9所示，在半导体衬底200表面淀积具有P型掺杂的多晶硅作为第一 导电层，并通过光刻刻蚀第一导电层定义出器件的浮栅207，浮栅207覆盖第一绝缘层205 和浮栅开口206，并在浮栅开口206下方的轻掺杂漏区中形成扩散区208，其具体地包括： 淀积多晶硅填充整个槽形沟道204和浮栅开口206，然后在多晶硅上淀积光刻胶并通过光 刻工艺定义出浮栅的位置，再以光刻胶为掩模刻蚀掉多余的多晶硅形成器件的浮栅207， 浮栅207中掺杂杂质会通过浮栅开口206高温扩散至轻掺杂漏区203以形成P型扩散区 208，如图9所示，且通过浮栅开口206在浮栅207与轻掺杂漏区203之间形成一个PN 结二极管；

步骤S06，如图10所示，在半导体衬底表面继续点击一层硬掩模和光刻胶，通过光 刻和刻蚀工艺定义出未被浮栅207覆盖的裸露出的轻掺杂漏区内的第二槽形区域209，其 中，第二槽形区域209的深度必须小于轻掺杂区(此处轻掺杂漏区)的深度，用于形成嵌 入TFET沟道区；

步骤S07，如图11所示，在半导体衬底200表面生长第二绝缘层210，第二绝缘层 210覆盖轻掺杂源区202、轻掺杂漏区203、浮栅207和第二槽形区域209；其中，第二绝 缘层可以是氧化硅、氮化硅、氮氧化硅等高介电常数的绝缘材料，厚度为1-40纳米；

步骤S08，如图12所示，在第二绝缘层210之上淀积N型掺杂的多晶硅作为第二导 电层，并通过光刻刻蚀定义出器件的控制栅211，然后刻蚀掉暴露在外的多晶硅，其中， 控制栅211在沟道长度方向应大于浮栅207，完全覆盖并包围浮栅207，并在控制栅211 两侧形成侧墙212；具体地，在半导体衬底200上淀积第三绝缘层，在第三绝缘层之上淀 积一层光刻胶并通过光刻工艺形成图形，然后刻蚀掉暴露出的第三绝缘层，并继续刻蚀掉 暴露出的第二层绝缘层，刻蚀后剩余的第三绝缘层在控制栅211两侧形成侧墙212，如图 13所示，其中，第三绝缘层可以为氧化硅或者氮化硅；

步骤S09，如图13所示，对控制栅211和未被控制栅覆盖的轻掺杂源区202、轻掺杂 漏区203进行N型掺杂的离子注入，在轻掺杂源区202和轻掺杂漏区203形成高浓度的重 掺杂源区213和重掺杂漏区214；

步骤S10，如图14所示，在已形成结构表面淀积一层氮化硅硬掩模以及光刻胶，通 过光刻和刻蚀工艺，刻蚀掉未被控制栅211覆盖的重掺杂漏区，形成漏区凹槽220；

步骤S11，如图15所示，在漏区凹槽220内通过选择性外延工艺，生长SiGe，随后 进行N型掺杂的离子注入，形成窄禁带重掺杂漏区214’；

步骤S12，如图16所示，以导电材料通过金属化工艺分别在重掺杂源区、重掺杂漏 区、控制栅和半导体衬底形成与外接电极相连的引出极，即源极231、漏极232、控制栅 极233和衬底电极234。

虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并 非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更 动与润饰，本发明所主张的保护范围应以权利要求书所述为准。