使用电化学蚀刻制造半导体器件方法以及半导体器件

摘要

在第一导电类型的台面之间的半导体衬底中形成沟槽。沟槽从加工表面延伸直至底平面。第二、互补的导电类型的半导体层被形成在沟槽的侧壁上。至少在台面中，垂直于加工表面的垂直的杂质浓度分布在加工表面和底平面之间是非恒定的。在此之后，凹进的半导体层的厚度反映在台面中的垂直杂质浓度分布。

说明书

技术领域

本发明属于半导体制造领域，尤其涉及一种使用电化学蚀刻制造半导体器件、半导体器件和超结半导体器件。

背景技术

半导体制造提供了用于沿着主表面的两个横向方向图案化机械元件和电子元件的光刻过程，机械元件和/或电子元件沿着该两个横向方向被形成在半导体晶片上。半导体设备(比如，MEMS(微机电系统，micro electromechanical system))和先进的集成电路(比如，功率MOSFET(功率金属氧化物半导体场效应晶体管，Power metal oxidesemiconductor field effect transistors))还基于对于沿着垂直于主表面的尺寸形成机械结构或电子结构有效的图案化过程。举例说明，在垂直尺寸上有效的常规图案化过程使用各向异性沉积过程、在气态工艺环境中耗尽沟槽中的前体以及在倾斜离子束蚀刻或倾斜注入情况下的遮蔽效应(shadowing effect)。常规的垂直图案化过程通常被压缩至某一过程材料/拓扑结构，或者通过完整的晶片表面或晶片批次的晶片之间难以进行控制。亟需精确的垂直图案化方法。

发明内容

一个实施例涉及制造半导体器件的方法。在半导体衬底中的第一导电类型的台面之间的形成沟槽。沟槽从加工表面(process surface)延伸直至底平面。互补的第二导电类型的半导体层被形成在沟槽的侧壁上。至少在台面中，垂直于加工表面的垂直的杂质浓度分布在加工表面和底平面之间是非恒定的。在此之后，半导体层的在沟槽中的部分通过电化学蚀刻被移除。

根据另一个实施例，一种半导体器件包括在半导体部分的第一表面和底平面之间延伸的第一导电类型的半导体台面。互补的第二导电类型的半导体结构沿着半导体台面的侧壁延伸，其中半导体结构的厚度在距第一表面和距底平面的深度均为第一距离处具有局部最大值。

根据另外的实施例，一种超结半导体器件包括半导体部分，该半导体部分包括从半导体部分的在台面之间的第一表面延伸直至底平面的次表面(subsurface)结构。台面具有第一导电类型，并且次表面结构包括沿着台面的侧壁延伸的互补的第二导电类型的半导体结构。半导体结构的厚度在距第一表面的第一距离处具有局部最大值，该第一距离小于第一表面和底平面之间的距离。

通过阅读下面的具体实施方式和参看附图，本领域的技术人员将能认识到其他的特征和优点。

附图说明

附图被包括进在本说明书中以提供对本公开的更深的理解，并且附图被并入本说明书中且构成本说明书的一部分。附图说明了本公开的实施例，并且与具体实施方式一起用于解释本公开的原理。通过参考下面的具体实施方式，能更好地理解并将容易领会其他的实施例和预期优点。

图1A是用于说明一种依照实施例制造半导体器件的方法的半导体衬底的部分的示意性剖视图，该实施例在提供具有非恒定的垂直杂质浓度分布的台面之后，提供了具有凸起(bulge)的垂直半导体衬底；

图1B示出了在电化学蚀刻开始时的图1A的半导体衬底部分；

图1C示出了在电化学蚀刻之后的图1B的半导体衬底部分；

图1D示出了在移除了被蚀刻的半导体层的水平部分之后的图1C的半导体衬底部分；

图2A是一种依照实施例的半导体器件的部分的示意性剖视图，该实施例提供了具有单个凸起的垂直半导体结构；

图2B是一种依照实施例的半导体器件的部分的示意性剖视图，该实施例提供了具有凸起和凹口(notch)的垂直半导体结构；

图2C是一种依照实施例的半导体器件的部分的示意性剖视图，该实施例提供了具有连接的半泡状物(half-bubbles)的垂直半导体结构；

图3A是用于说明一种依照实施例制造半导体器件的方法的半导体衬底的部分的示意性剖视图，该实施例提供了在电化学蚀刻之前的厚度随着与第一表面的距离的增加而增加的垂直半导体结构；

图3B是在电化学蚀刻开始时的图3A的半导体衬底部分的示意性剖视图；

图3C是在移除了电化学蚀刻期间被使用的蚀刻溶液之后的图3B的半导体衬底部分的示意性剖视图；

图4是一种依照实施例的超结(SJ,super junction)半导体器件的部分的示意性剖视图，该实施例提供了厚度随着与第一表面的距离的增加而减少的垂直半导体结构；

图5是一种依照实施例的半导体器件的部分的示意性剖视图，该实施例提供了具有被垂直图案化的半导体结构的终端沟槽；

图6是一种依照实施例的半导体器件的部分的示意性剖视图，该实施例提供了具有场调节区的垂直场板IGFET(绝缘栅场效应晶体管，insulated gate field effect transistor)单元；

图7是一种依照实施例的半导体器件的部分的示意性剖视图，该实施例提供了具有多个凸起和凹口的垂直半导体结构。

具体实施方式

下面的具体实施方式参考了附图，附图构成具体实施方式的一部分并且以举例说明的方式示出了本公开可以实施的特定的实施例。应当理解的是，不脱离本发明的范围，可以采用其它的实施例并且可以做出结构上或者逻辑上的改变。例如，用于说明或描述一个实施例的特征能够用在其它实施例上或者与其它实施例结合而产出又一个实施例。本公开旨在包括这些修改和变化。示例使用特定的语言进行描述，不应当被解释为对所附权利要求范围的限制。附图不一定是按比例的，并且仅以说明为目的。为清楚起见，在不同的附图中相同的元件用对应的附图标记表明，除非另有说明。

术语“具有(having)”，“包括(containing、including、comprising)”等是开放性，并且该术语表明所陈述的结构、元件或特征的存在，但并不排除其它的元件或特征。冠词“一(a或an)”和“该(the)”旨在不仅包括复数以及单数，除非上下文另有明确说明。

术语“电连接(electrically connected)”描述电连接的元件之间的永久低电阻连接，例如连接元件之间的直接接触或者经由金属和/或高掺杂半导体的低电阻连接。术语“电耦接(electrically coupled)”包括一个或多个适用于信号传输的介入元件可存在于电耦接的元件之间，例如，临时地提供在第一状态时的低电阻连接以及在第二状态时的高电阻电去耦的元件。

附图说明了通过紧接着掺杂类型“n”或“p”之后的用“-”或“+”表明的相对掺杂浓度。例如，“n-”意为掺杂浓度低于“n”掺杂区的掺杂浓度，同时“n+”掺杂区所具有的掺杂浓度高于“n”掺杂区的掺杂浓度。具有相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂部位可具有相同或者不同的绝对掺杂浓度。

图1A至图1D涉及垂直图案化过程。在半导体衬底500a中，沟槽162从半导体衬底500a的加工表面101a延伸直至距加工表面101a的距离为D处的底平面BP。

半导体衬底500a可包括由第一导电类型的单晶半导体材料提供的基座层130a。举例说明，单晶半导体材料可以是硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。

主外延层120a可以通过外延生长在基座层130a上。主外延层120a可以由与基座层130a的相同的半导体材料提供，并且可以以第一导电类型的均匀背景杂质浓度进行原位掺杂。与基座层130相对的主外延层的120a的被暴露表面形成加工表面101a，并且基座层130a的相对表面形成后侧表面102a。加工表面101a和第一表面102之间的距离可以是至少20μm，例如至少40μm。

沟槽162可通过RIE(反应离子蚀刻，reactive ion etching)形成，并且可具有垂直于加工表面101a的垂直侧壁，或者可随着距加工表面101a的距离增加而成锥形。

沟槽162中的至少一个沟槽具有垂直延伸L，并且在加工表面101a和底平面BP之间延伸。沟槽162可以为条状或者是孔槽，孔槽的横向横截面区域可以是圆形、椭圆形、具有或不具有圆角的卵形或者矩形(例如，正方形)。在沟槽162之间的半导体衬底500a的部分形成台面161。其他实施例可提供一个单个沟槽(例如，包围半导体衬底500a的内部部分的沟槽)或者沿着包围半导体衬底500a的内部部分的线布置的多个沟槽。

与第一导电类型相反的第二导电类型的半导体层190a至少沿着沟槽162的侧壁延伸。在所示实施例中，半导体层190a覆盖台面161的侧壁和顶表面以及沟槽底部。半导体层190a可在LPCVD(低压化学气相沉积，low pressure chemical vapor deposition)过程中被沉积，或者可被沉积为原位掺杂的外延层。根据另一个实施例，p型杂质通过从气相中向外扩散被引入台面161之中，或者从包括p杂质的牺牲层被引入台面161之中。

第二导电类型的重掺杂的接触区可在半导体层190a的位于沟槽162之外的水平部分中被形成，或者在没有该水平部分时，在台面161的顶表面中被形成。

在台面161中，与加工表面101a正交的垂直杂质浓度分布具有非恒定的梯度。例如，垂直杂质浓度随着距加工表面101a的距离增加而减少或者增加，其中最小值和最大值之间的差异是最小值的至少10％(例如，最小值的至少100％)。根据其他的实施例，垂直杂质浓度分布在距加工表面101a和距底平面BP两者一定距离处具有至少一个局部最小值或局部最大值，其中该最大值是该最小值的至少2倍(例如，至少高达最小值的至少10倍)。例如，垂直杂质浓度分布具有两个或者多个局部最大值或/和局部最小值。

垂直杂质浓度分布可由主外延层120a的外延生长期间的适当原位掺杂定义。根据其他实施例，垂直杂质浓度分布可在形成半导体层190a之前或在形成半导体层190a之后，结合用于控制被注入的杂质的激活和扩散的回火过程，通过穿过加工表面101a或后侧表面102a注入被定义。

第一导电类性的半导体台面161可以是p型，并且第二导电类型的半导体层190a可以是n型。根据所示实施例，第一导电类型的台面161是n型，并且第二导电类型的半导体层190a是p型。

根据实施例，例如在提供半导体层190a之后，质子可穿过加工表面101a或者穿过后侧表面102a被注入进台面161之中。被注入的质子可以在300摄氏度和500摄氏度之间的温度时被回火，其中被注入的质子被困在晶格空位处的复体(complex)中，该晶格空位通过注入被诱发导致在形成复体时充当施主。回火的温度和持续时间调节了在半导体台面161中的杂质区401的垂直延伸，换言之，调节了垂直的由质子诱发的施主的分布。

图1A示出了具有杂质区401和p型半导体层190a的台面161，杂质区401具有在第一距离d1处的最大杂质浓度值，半导体层190a包括沿台面侧壁延伸的部分。

蚀刻溶液199是碱性溶液，被应用于具有加工表面101a的半导体衬底500a的侧面上，从而蚀刻溶液199与半导体层190a直接接触。举例说明，就蚀刻硅而言，蚀刻溶液199可包括氢氧化钾KOH或四甲基氢氧化铵TMAH。

电压被施加在蚀刻溶液199和基座层130a之间。此外，正向电压可被应用在蚀刻溶液199和半导体层190a之间。被施加的总电压分成在p型半导体层190a和蚀刻溶液199之间的第一电压V1和在p掺杂的半导体层190a和n掺杂的基座层130a之间的第二电压V2。

在所示实施例中，在蚀刻溶液199和p型半导体层190a之间的结是有效的肖特基势垒(Schottky barrier)，从而电压V1沿着半导体层190a与蚀刻溶液199的界面在半导体层190a的部分中建立了肖特基耗尽区DZs。在半导体层190a中提供重的p掺杂接触区的其他实施例可减少肖特基势垒。第二电压V2反向偏置p掺杂半导体层190a和n型主外延层120a之间的pn结，从而pn耗尽区沿着半导体层190a和台面161之间的界面被形成。第二电压V2可被选择使得在n型体区100a中的pn耗尽区的第一部分DZn完全耗尽至少台面161(例如，台面161与在底平面BP和基座层130a之间的主外延层120a的部分)。根据另一个实施例，第二电压V2可被选择使得台面161未被完全耗尽。

半导体层190a的厚度和半导体层190a中的杂质浓度被选择使得对于被完全耗尽的台面161而言，pn耗尽区的第二部分DZp不穿过整个半导体层190a延伸，或者在存在肖特基耗尽区DZs时，第二部分DZp延伸直至肖特基耗尽区DZs。由于pn结耗尽区的第二部分DZp的延伸取决于pn结的两个侧面上的杂质浓度，故在距加工表面101a相同的距离处的与杂质区401相对的半导体层190a的部分中，n结耗尽区的第二部分DZp较宽。

图1B示出了完全耗尽台面161以及主外延层120a的在底平面BP和基座层130a之间的部分的pn结耗尽区的第一部分DZn。pn结耗尽区的第二部分DZp包括凸起411，凸起411反映了在第一距离d1处在台面161中的垂直杂质浓度分布中的峰值。

蚀刻溶液199通过处理在半导体层190a的表面处的带负电荷的硅，使半导体层190a凹进。随着被凹进的半导体层190b的厚度减少，肖特基耗尽区DZs和pn结耗尽区的第二部分DZp之间的距离逐步地减少。在肖特基耗尽区DZs到达pn耗尽区处，在被凹进的半导体层190b的表面处存在的电子被排出至所应用的阻断电压的阳极电势。在电子被从凹进的半导体层190b的表面排出处，硅原子聚集体仍然不具有电荷，并且处理硅的过程结束。因此，蚀刻过程以肖特基耗尽区DZs与pn耗尽区的第二部分DZp一旦合并蚀刻就停止的方式自适应。

图1C示出了在蚀刻过程已完成之后的半导体衬底500a。凹进的半导体层190b的厚度由肖特基耗尽区DZs和pn结耗尽区的第二部分DZp的分布总和给定，其中后者由台面161中的垂直杂质浓度分布进行调制。

在杂质区401已由质子注入提供的情况下，温度在550摄氏度以上的进一步的回火过程可接着去激活(退火)质子诱发的施主，从而在质子注入之前被实施的原始掺杂分布被恢复。各向异性蚀刻可移除被凹进的半导体层190b的水平部分。

图1D示出了在去激活质子诱发的施主之后的半导体衬底500a。图1C的被凹进的半导体层190b的剩余部分形成垂直的半导体结构182。半导体结构182的厚度沿着垂直尺度被调制，并且不考虑台面161中的最终的垂直杂质浓度分布。由于蚀刻过程被自对准至pn结耗尽区的延伸，该延伸转而能够精确地通过台面161中的良好可控的垂直杂质浓度梯度被定义，故半导体结构182的厚度能够精确地由以下项中的一个或多个的选择被定义或被调节以适应应用需求：质子辐照能量、质子辐照剂量以及退火温度和退火时间。代替一个或多个凸起411，垂直半导体结构182可包括凹口。其他的实施例可提供随着距加工表面101a的距离增加，厚度严格地或单调地减少或者严格地或单调地增加的半导体结构182。

该方法可被用于在超结器件中或者在垂直IGFET(绝缘栅场效应晶体管)中(例如，在具有场板的垂直IGFET中)调制电场分布。其他的实施例可提供用于在边沿终端结构中调制电场的方法或者用于局部地补偿表面电荷的方法。另外的实施例可涉及其参数取决于半导体材料的第一部件和第二部件之间的界面面积(例如，在BJT(双极型结晶体管，bipolar junction transistor)的基极区和发射极区之间的界面面积)的电子器件，该电子器件可由半导体材料或导电材料提供。

图2A示出了可使用如图1A至图1D所示的方法制造的超结半导体器件500。

半导体器件500基于具有第一表面101和与第一表面101平行的第二表面102的半导体部分100。半导体部分100由单晶半导体材料提供，例如硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。第一表面和第二表面101、102之间的距离主要地取决于半导体器件500被设计为在阻断模式下所吸收的阻断电压。该距离可以是至少20μm，例如至少40μm。半导体部分100可具有边沿长度在数毫米范围内的矩形形状，或者直径为数毫米或数厘米的圆形形状。第一表面和第二表面101、102的法线定义了垂直方向，并且正交于法线方向的方向定义了横向方向。

半导体部分100可包括第一导电类型的基座层130，基座层130可平行于第二表面102沿着半导体部分100的整个横截面平面延伸。举例说明，就半导体器件500是IGFET而言，基座层130直接邻接第二表面102，并且可具有至少1x 10¹⁸cm^-3的相对较高的杂质浓度。举例说明，就半导体器件500是IGBT(绝缘栅双极型晶体管)而言，与第一导电类型相对的第二导电类型的集电极层被布置在基座层130和第二表面102之间，其中基座层130中的杂质浓度在1x 10¹⁴cm^-3和5x 10¹⁵cm^-3之间。

半导体部件100进一步包括直接邻接基座层130的漂移层120。漂移层120具有第一导电类型的背景杂质浓度，该背景杂质浓度低于基座层130中的杂质浓度乘因子10或更大，并且包括可与基座层130间隔开的超结结构180。漂移层120分别地可进一步包括邻接基座层的场截止层和/或缓冲层。

超结结构180包括在次表面结构170之间形成的第一导电类型的弱掺杂的台面区181，以及与第一导电类型互补的第二导电类型的垂直半导体结构182，其中半导体结构182沿台面区181的侧壁延伸。

半导体部分100的在第一表面101和漂移层120之间的表面层110至少部分地由半导体材料形成，并且包括沿着第一表面101的第一导电类型的源区111以及将源区111和漂移层120分开的第二导电类型的体区115。体区115可在结构上和电气上与半导体结构182连接。表面层110可在台面区181上通过外延被形成，并可覆盖或者可不覆盖次表面结构170。

用于响应于施加在栅极端子G的信号来控制电流的场效应晶体管单元可在表面层110中被形成，该电流在第一表面101和第二表面102之间，并穿过半导体部分100，这些单元还可延伸进入漂移层120之中。场效应晶体管单元可以是被布置在次表面结构170的垂直投影中或者在台面区181的垂直投影中的横向场效应晶体管单元或者垂直场效应晶体管单元。

根据所示实施例，垂直IGFET单元被提供在台面区181的垂直投影中。与栅极端子G电耦接或电连接的栅极电极150被形成在栅极沟槽中，栅极沟槽可从第一表面101延伸进入台面区181之中。对于每个IGFET单元而言，第一介电层201将栅极电极150与源区111分开，源区111沿栅极沟槽从第一表面101延伸进入表面层110之中。场介电层202将场电极160与栅极电极150和半导体部分100周围的半导体材料分开，场电极160被布置在栅极电极150和第二表面102之间的栅极沟槽中。栅极介电层205使栅极电极150与体区115介电绝缘。

介电结构220可直接邻接第一表面101。举例说明，介电结构220可包括来自氧化硅、氮化硅、氮氧化硅、掺杂硅玻璃或无掺杂硅玻璃的一层或多层介电层。

第一负载电极310被提供在第一表面101的侧面上。接触结构305穿过介电结构220中的开口延伸，并且电连接第一负载电极310与源区111和体区115。第二导电类型的重掺杂的接触区117可直接邻接接触结构305和体区115，用于提施主区115的低电阻连接。第一负载电极310可形成半导体器件500的源区端子S，或者可被电连接或者被电耦接至半导体器件500的源区端子S。

第二负载电极320直接邻接第二表面102，并且可形成漏极端子D或者可被电连接或电耦接至漏极端子D。

在次表面结构170中，填充结构185分别将两个相对的半导体结构182分开。填充结构185可包括介电钝化衬层185a，该衬层185a例如通过各向同性地氧化半导体结构182或者通过沉积被形成。填充结构185可进一步包括空隙185b，空隙185b是真空或者以气态流体被填充。

半导体结构182可对应于图1D中被最终完成的垂直半导体结构182，并且可参考图1A至图1D所描述被形成，其中凸起411可接近底平面BP被提供。举例说明，在凸起411之外，半导体结构182的厚度可以是一致的，并且在从10nm至最大250nm的范围内。半导体层182被分配为肖特基耗尽区DZs的部分可被保持为完全地变薄或者各向异性地变薄，从而补偿结构180被轻微地p加载(p-loaded)或者被完全补偿。

对补偿结构180的垂直部分的补偿率(compensation rate)可由与第二导电类型的杂质量和第一导电类型的杂质量这两个值相关的更大的量的之间的差异定义。

为了最好的补偿，与补偿结构180的任意垂直部分相关的量都相等，并且在该垂直部分中的补偿率等于0。在半导体器件的阻断模式中，随着反向电压的增加，耗尽区在横向方向上生长，直至台面区181被移动电荷载流子完全耗尽。

在所示半导体器件500中，第二导电类型的杂质沿着补偿结构180的垂直延伸稍微过度补偿第一导电类型的杂质。结果是，在反转模式中来自移动电荷载流子的超结结构180耗尽之后，静止电荷并不能彼此完全补偿，并且如图2A的左侧上的图表所示，电场强度随着距第一表面101的距离增加而稍微增加。

在沟槽底部处凸起411进一步增加了p负载，并且局部地进一步增加了电场强度，反之漂移层120是在底平面BP和基座层130之间的n负载，从而电场强度急剧减少。显著的电场峰接近底平面BP产生。在底平面BP处的最大电场强度的位置四周的峰值范围定义了当雪崩击穿(avalanche breakdown)被触发时生成移动电荷载流子的面积。该峰值范围可被调谐，从而使得峰值范围中的电场强度足够高，以在雪崩效应在半导体器件500中被触发的情况下生成电荷载流子，并且该电场强度足够小以限制所生成的电荷载流子的数量，而确保半导体器件500两端的电压并不立即击穿。所产生的电场分布大约在沟槽底部处具有峰值。在击穿情况下和雪崩情况下，电子和空穴均影响场的分布。两种类型的电荷载流子均具有稳定效应，因为两者从生成的位置流入其补偿静止电荷载流子中占优势的过量电荷的区域之中。

图2A的左侧上的图表示出了在反向电压被施加并且没有雪崩效应被触发的情况下，半导体器件500中的电荷负载分布和电场分布。基本上，电场在体区115和距第一表面101距离dz处的重掺杂的基座层130之间延伸。电场强度从两侧增加直至底平面BP，在底平面BP处补偿率的符号改变并且电场强度达到最大值Emax。

电场强度的斜率取决于补偿率的值，并且在补偿率高处高且在补偿率低处低。因此，在雪崩机制已被触发的情况下，电场强度足够高以生成移动电荷载流子的峰值区域会很小，从而使得所生成的电荷载流子的数量被限制并且雪崩强度被提升。

关于次表面结构170的填充结构和关于半导体结构182的厚度调整，图2B的半导体器件500不同于图2A的半导体器件。对于其他细节，请参考图2A的描述。

次表面结构170进一步包括将次表面结构170的相对的半导体结构182分开的填充材料的填充结构185。填充材料可以是本征半导体材料或轻掺杂的半导体材料或介电材料。根据其他的实施例，填充结构185是两种或多种不同材料的层状结构。

半导体结构182的厚度被调整，从而半导体结构182具有在距第一表面101的距离d11和d12之间的凸起以及在距离d12和d13之间的凹口。半导体结构182可根据图1A至图1D的方法被形成，但在d12和d13之间的台面181的垂直部分中不具有质子所诱发的施主或具有低的质子所诱发施主浓度，在d11和d12之间具有高的质子所诱发的施主浓度，并且在台面区181的剩余部分中具有高于该低的质子所诱发施主浓度且低于该高的质子所诱发施主浓度的中等的质子所诱发施主浓度。电化学蚀刻可被执行，从而没有肖特基耗尽区DZs被形成，或者相反，通过各向异性蚀刻过程或者各向同性氧化过程可移除半导体结构182产生肖特基耗尽区DZs的部分。

由于半导体结构182的自适应形成，如示出了沿着垂直方向的电荷负载和电场强度的图2B左侧上的图所示的，补偿结构180在体区115和距离d11之间以及在d13和底平面BP之间的被完整地补偿。在d11和d12之间的凸起411的厚度和垂直延伸定义了补偿结构180的局部p负载的位置和幅度，并且凹口419的厚度和垂直延伸定义了补偿结构180的局部n负载的位置和幅度。

如在图2B的右侧上的图表进一步所示，在负载平衡处电场强度是恒定的，以及在电荷负载改变符号处电场强度在d12四周具有浅峰。峰的位置确定了如果发生雪崩事件，半导体部分100中主要生成电荷载流子的部分。由于电场强度从所生成的位置在两个横向方向上减少，雪崩能够在空间上被限制在某一延伸，从而雪崩强度被提升。

图2C示出了超结半导体器件500，其垂直半导体结构182包括被垂直布置的半泡状物411a和使半泡状物411a彼此连接并连接至被施加的电势的连接部分，从而半泡状物411a不会浮动。连接部分的横向宽度Δ1对半泡状物411a的横向宽度Δ2的比率大于0，并且可小于20％(例如，至多10％)。

图3A至图3C涉及对如参考图1A至图1D所详细描述的方法的修改。下文的描述讨论了修改的详细内容。其他的详细内容请参考图1A至图1D的描述。

在电化学蚀刻之前，质子可在不同的注入能量和注入剂量下被注入。热处理将台面161中所注入的质子激活为施主，并且提供了如图3A左侧上的图表所示的质子所诱发的施主浓度分布。在热处理之后，在过程表面101a和d21之间的台面161中的第一杂质区401中的平均的质子所诱发施主浓度n1大于在d21和d22之间的第二杂质区402中的平均的质子所诱发施主浓度n2。在第二杂质区402中的平均的质子所诱发施主浓度n2高于在d22和d23之间的第三杂质区403中的平均的质子所诱发施主浓度n3。在第三杂质区403中的平均的质子所诱发施主浓度n3高于在第四杂质区404中的平均的质子所诱发施主浓度n4。在第四杂质区404中的平均的质子所诱发施主浓度n4高于在第五杂质区405中的平均的质子所诱发施主浓度n5。在第五杂质区405中的平均的质子所诱发施主浓度n5高于在第六杂质区406中的平均的质子所诱发施主浓度n6。

在每个杂质区401-406之内，质子所诱发的施主浓度的垂直分布可以是差不多恒定的，或者可具有或多或少显著的峰。在过程表面101a和底平面BP之间，质子所诱发施主的平均浓度差不多严格地减少。

质子可在形成半导体层190a之前或之后被注入，该半导体层190a至少加衬于台面161的侧壁。根据实施例，质子在形成半导体层190a之后被注入，用于减少在质子注入之后预计应用的温度上的波动。

p型杂质可被注入至半导体层190a的位于沟槽162之外的水平部分中，以形成直接邻接161的重掺杂的接触区190x。

碱性溶液的蚀刻溶液199被引入与半导体层190a接触，并且电压V₁、V₂如参考图2B所描述的分别被施加在基座层130a、半导体层190a与蚀刻溶液199之间。

半导体层190a之内的虚线示出了pn结耗尽区的第二部分DZp的延伸以及肖特基耗尽区DZs的延伸。如通过在给定pn结耗尽区的第一部分DZn的延伸的基座层130a之上的虚线所示，pn结耗尽区的第一部分DZn可几乎完全耗尽主外延层120。由于第二部分DZp的延伸随着在邻近的n型区中的杂质浓度的增加而增加，DZp越宽，在邻近台面161的邻近部分中的质子所诱发施主质子浓度越高。

蚀刻溶液199各向同性地使半导体层190a的材料凹进，直至耗尽区DZp与肖特基耗尽区DZs合并。

蚀刻溶液199被移除。在过程表面101a上的和在沟槽底部的半导体层190a的水平部分可被移除。另外的热处理可去激活(例如，移除或退火)质子所诱发的施主。

图3C示出了通过在台面161中临时质子注入并通过半导体层190a的电化学蚀刻所形成的半导体结构182。通过被注入的质子对半导体层190a中耗尽区的宽度进行调整，半导体结构182的厚度被调整，并且可从过程表面101a至底平面BP差不多严格地减少。

图4示出了可起因于如图3A至图3C所示的方法的超结半导体器件500。半导体器件500是或者包括超结场效应晶体管，关于半导体结构182的厚度的调整，其不同于图2A的半导体器件500。关于另外的特征，请参考图2A和图2B的详细描述。

半导体结构182的厚度随着距第一表面101的距离增加而或多或少地逐步减少。除在电化学蚀刻之前通过被注入的质子所诱发的厚度变化之外，在半导体结构182中的p型杂质完好地补偿了台面161中的n型杂质。质子所诱发的施主提供补偿的解谐(detuning)，其中解谐相对于位置和幅度被很好地定义。

图4的左侧上的图示出了根据距第一表面101的距离d在第一表面和第二表面101、102之间的电场强度。由于通过所产生的固定空间电荷的电子流的有效补偿，此掺杂分布和电场的垂直分布能导致增强的雪崩强度和短路强度。

图5涉及半导体器件500的边沿终端结构。半导体器件500包括直接邻接外部表面103的边沿区690，该外部表面103斜向(例如，垂直于)第一表面101并且连接半导体器件500的半导体部分100的第一表面和第二表面101、102。边沿区690包围横向方向上的有源区610，其中有源区610可包括例如晶体管单元、二极管、逻辑电路或模拟电路。

在边沿区690中，一个或多个沟槽692从第一表面101延伸进入半导体部分100之中。根据实施例，一个圆周的终端沟槽692包围源区610。根据其他的实施例，多个终端沟槽692沿着包围源区610的行布置。其他的实施例可提供两个或多个同中心的终端沟槽692。

在终端沟槽692之外的边沿区690的部分可以是本征的，或者可具有n型背景杂质浓度。终端沟槽692的侧壁中的至少一个包括p型半导体结构182。半导体结构182的厚度并不一致。根据实施例，半导体结构182的厚度随着距第一表面101的距离增加而增加或者减少。根据其他实施例，半导体结构182的结构可具有一个或多个局部最大值或最小值。类似于VLD(横向变掺杂，variation-of-lateraldoping)概念，半导体结构182的厚度调整了边沿区690中的电场。与VLD对比，本掺杂的变化在垂直方向上被实现，导致在结终端的区域中的最大电场强度的减少。

在制造图6的半导体器件500期间，栅极沟槽被形成在半导体衬底中，其中该栅极沟槽从加工表面延伸进入半导体部分之中。质子被注入至邻接栅极沟槽且接近栅极底平面的台面之中。通过沉积技术或者通过向台面的侧壁中扩散p型杂质在栅极沟槽中被形成的p型半导体层的厚度根据上述的方法被调整。各向异性蚀刻过程或氧化过程可各向同性地凹进半导体层，从而在凸起411之外的半导体层被移除。然后，使导电的场电极160介电绝缘的场介电层202被形成在栅极沟槽的较低部分中。栅极电极150和介电地使栅极电极150与半导体部分100分开的栅极介电层205被形成在栅极沟槽的较上部分中。在邻接的台面中，n型源区111被形成并直接邻接栅极沟槽，p型体区115也被形成并直接邻接栅极沟槽，p型体区115分开台面中的源区111和弱掺杂的漂移区120。

半导体层的被凹进的凸起411形成沿着栅极沟槽结构的垂直部分的p型杂质的槽腔(pocket)并且容纳接近栅极沟槽底部的电场峰。除了通过穿过栅极沟槽底部的施主的注入形成的掺杂区，被凹进的凸起411并不对电压阻断能力产生不利影响，或仅有低程度的不利影响。

图7涉及的实施例中，半导体结构182中的多个凸起411和凹口419增加了在一边的半导体结构182的对和另一边的填充结构185之间的界面面积，该填充结构185在该半导体结构182的对之间。根据实施例，半导体层182可形成BJT(双极型结晶体管)的基极区的部分，并且填充结构185形成该BJT的发射极区的部分。所增加的界面面积可增加BJT的增益，而不增加横向覆盖。

虽然本文中已举例说明和描述了特定的实施例，但不脱离本发明的范围，本领域的普通技术人员将能领会到，各种各样的替代的和/或等效的实现方式可替代所示和所描述的特定的实施例。本申请旨在涵盖本文所讨论的特定的实施例的任何改编或者变化。因此，本发明旨在仅由权利要求及其等同物限制。